Parity check circuit for continuously checking the parity of a memory cell

专利摘要:
Eine Paritätsprüfungs-Schaltung (PPS) ist zur kontinuierlichen Paritätsprüfung von inhaltsadressierbaren Speicherzellen ausgelegt und derart ausgebildet, dass bei einer Paritätsprüfung die Anzahl der Paritätsprüfungsstufen pro Datenwort gleich der Anzahl der Bits des ursprünglich zu speichernden Nutzdatenwortes ist, wobei die Paritätsprüfungs-Schaltung (PPS) aus vier Transistoren (T1 bis T4) des gleichen Leistungstyps aufgebaut ist. Des Weiteren umfasst die Paritätsprüfungs-Schaltung (PPS) einen Detektor, welcher die Änderung eines Informationszustands einer Speicherzelle automatisch detektiert, wobei der Detektor als Zustandsautomat ausgebildet ist und beispielsweise mehrere Auffanglatches (AL1, AL2) umfasst.A parity check circuit (PPS) is designed for continuous parity checking of content addressable memory cells and is designed such that in a parity check the number of parity check levels per data word is equal to the number of bits of the payload data originally to be stored, the parity check circuit (PPS) off four transistors (T1 to T4) of the same power type is constructed. Furthermore, the parity check circuit (PPS) comprises a detector which automatically detects the change in an information state of a memory cell, the detector being designed as a state machine and comprising, for example, a plurality of latch latches (AL1, AL2).
公开号:DE102004008757A1
申请号:DE200410008757
申请日:2004-02-23
公开日:2005-09-15
发明作者:Winfried Kamp；Siegmar KÖPPE
申请人:Infineon Technologies AG；
IPC主号:G06F11-00

专利说明:
[0001] DieErfindung betrifft eine Paritätsprüfungs-Schaltung,welche mit den Speicherzellen eines Speicherzellenfeldes elektrischverbunden ist und zum kontinuierlichen Prüfen der Parität der Speicherzellenausgelegt ist.TheInvention relates to a parity check circuit,which is electrically connected to the memory cells of a memory cell arrayis connected and for continuously checking the parity of the memory cellsis designed.
[0002] Inden in der modernen Mikroelektronik hergestellten Schaltkreisenwerden die Bauelemente, wie beispielsweise Halbleiterspeicher, immermehr verkleinert und die Packungsdichte der Bauelemente immer mehrerhöht.Des Weiteren wird die in Speicherbauelementen gespeicherte Ladung,welche als Datum gespeichert ist, minimal. Die in den Speicherbauelementengespeicherten Daten sind dementsprechend empfindlich gegenüber Störungen.Bei der Speicherung von Daten in RAMs können zwei verschiedene Artenvon Fehlern auftreten. Zum einen permanente Fehler und zum anderenflüchtige Fehler.Die permanenten Fehler, welche als Hard Errors bezeichnet werden,werden durch Defekte in den Speicher-ICs selbst oder den beteiligtenAnsteuerschaltungen verursacht. Die flüchtigen Fehler, welche alsSoft Errors bezeichnet werden, treten nur zufällig auf und sind daher nichtreproduzierbar. Sie werden hauptsächlich durch Alpha-Strahlungverursacht. Durch die Alpha-Strahlung können die Speicherkondensatorenvon dynamischen RRMs umgeladen werden, oder aber auch Speicher-Flip-Flopsin statischen RAMs umkippen. FlüchtigeFehler können auchdurch Störimpulseentstehen, die innerhalb oder außerhalb der Schaltung erzeugtwerden.Inthe circuits produced in modern microelectronicsbecome the components, such as semiconductor memory, alwaysmore reduced and the packing density of the components more and moreelevated.Furthermore, the charge stored in memory devices,which is stored as a date, minimal. The in the memory devicesstored data are accordingly sensitive to interference.When storing data in RAMs can be two different waysfrom errors occur. On the one hand permanent mistakes and on the other handfleeting mistakes.The permanent errors, which are called hard errors,are due to defects in the memory ICs themselves or those involvedDriving circuits caused. The fleeting mistakes, which asSoft Errors are called, occur only at random and are therefore notreproducible. They are mainly due to alpha radiationcaused. Through the alpha radiation, the storage capacitorscan be reloaded by dynamic RRMs, or even memory flip-flopstip over in static RAMs. fugitiveErrors can alsoby interference pulsesarise, which generates inside or outside the circuitbecome.
[0003] DasAuftreten von Speicher-Fehlern kann sehr weitreichende Folgen haben.So kann ein einziger Fehler in einem Computer-Speicher nicht nur ein falsches Ergebnisverursachen, sondern zum endgültigenAusfall des Programms führen.Zur Vermeidung derartiger Ausfälleund Beeinträchtigungen müssen derartige Fehlererkannt und gemeldet werden. Eine Methode zur Fehlererkennung istes, neben den Datenbits auch ein oder mehrere Prüfbits abzuspeichern. Je mehrPrüfbitsmit abgespeichert werden, um so mehr Fehler können erkannt oder sogar korrigiertwerden.TheOccurrence of memory errors can have very far-reaching consequences.So a single mistake in a computer memory can not only be a wrong resultcause, but to the finalFailure of the program lead.To avoid such failuresand impairments must be such errorsbe detected and reported. One method of error detection isit, in addition to the data bits and one or more check bits store. The morecheck bitsbe saved with, the more errors can be detected or even correctedbecome.
[0004] EineVorgehensweise zur Fehlererkennung besteht darin, ein sogenanntesParitätsbitzu übertragen.Dieses Fehlererkennungsverfahren wird Paritätsprüfung (Parity check) genannt.Es könnengerade oder ungerade Paritätenvereinbart werden. Bei der geraden Parität setzt man das hinzugefügte Paritätsbit aufNull, wenn die Zahl der Einsen im Datenwort gerade ist. Das Paritätsbit wirdauf Eins gesetzt, wenn die Paritätungerade ist. Dadurch ist die Gesamtzahl der übertragenen Einsen in einemDatenwort einschließlichParitätsbitimmer gerade. Bei einer ungeraden Parität ist die Gesamtzahl immerungerade.AProcedure for error detection is a so-calledparitytransferred to.This error detection method is called parity check.It caneven or odd paritiesbe agreed. For even parity, add the added parity bitZero if the number of ones in the data word is even. The parity bit becomesset to one if the parityis odd. This is the total number of transmitted ones in oneData word includingparityalways straight. For an odd parity, the total is alwaysodd.
[0005] BeizukünftigenTechnologien kommt es durch die feineren Strukturen und den damitverbundenen geringeren Kapazitätenimmer häufigerzu derartigen oben erwähntenSoft Errors bzw. Soft-Fehlern bei speichernden Schaltungen. Beim Ausleseneines Paritätsbitswird die Paritätdes Datenworts neu berechnet und dann mit dem ebenfalls ausgelesenenParitätsbitverglichen. Bei Gleichheit ist das Datenwort unverändert undsomit richtig. Bei Ungleichheit dagegen ist das Datenwort falsch,da sich mindestens ein Bit veränderthaben muss. Dieses Vorgehen, dass beim Auslesen die Parität neu berechnetund mit dem abgespeicherten Wert verglichen wird, funktioniert beiallen Speichern, deren Daten nur beim Auslesen weiterverarbeitetbeziehungsweise bewertet werden. Allerdings gibt es auch Speicherkonfigurationen,deren Inhalt kontinuierlich gelesen wird, wie dies beispielsweisebei Konfigurationsspeichern der Koeffizienten von Filtermodulender Fall ist. Ebenso ist dies bei Speichern der Fall, deren Inhaltsporadisch durchsucht wird, wie dies beispielsweise bei in haltsadressierbarenSpeichern (CAM = Content Addressable Memory), die als Caches eingesetztwerden, durchgeführtwird.atfutureTechnology comes through the finer structures and the soassociated lower capacitiesmore frequentlyto such above-mentionedSoft errors or soft errors in the case of stored circuits. When readingof a parity bitbecomes the paritythe data word recalculated and then with the also read outparitycompared. If equal, the data word is unchanged andthus correct. In case of inequality, the data word is wrong,because at least one bit changesmust have. This procedure, that recalculates the parity when reading outand compared with the stored value works atall memories whose data are only processed during read-outor be evaluated. However, there are also memory configurations,whose contents are read continuously, as for examplefor configuration memories of the coefficients of filter modulesthe case is. Likewise, this is when saving the case, its contentis sporadically searched, as for example in content-addressableSave (CAM = Content Addressable Memory), which is used as cachesbe performedbecomes.
[0006] Ausder US 5,434,871 isteine Speicherzellenanordnung bekannt, bei der eine kontinuierliche Paritätsprüfung durchgeführt wird.Die Schaltungsanordnung ist derart ausgelegt, dass jede Speicherzelle miteiner Paritätsprüfungs-Schaltungelektrisch verbunden ist. Jede Paritätsprüfungs-Schaltung überprüft kontinuierlichden binärenSpeicherzustand der zugeordneten Speicherzelle. Die Zustände derSpeicherzellen werden zusammengefasst, um eine Paritätsberechnungfür einegegebene Datenanordnung durchführenzu können.Jede Paritätsprüfungs-Schaltungumfasst sechs Transistoren, wobei es aufgrund des Aufbaus der Paritätsprüfungs-Schaltungerforderlich ist, dass fünfTransistoren von einem ersten Leitungstyp und ein Transistor voneinem zweiten Leitungstyp ist. Die Paritätsprüfungs-Schaltung ist derartaufgebaut, dass jeweils ein Transistor den Speicherzustand in einemder beiden Speicherknoten der zugeordneten Speicherzelle liest unddiese beiden Transistoren mittels einer logischen EXKLUSIV-ODER-Operation die Parität der zugeordnetenSpeicherzelle mit der Paritätder vorhergehenden Speicherzelle verknüpfen. Die restlichen vier Transistorender Paritätsprüfungs-Schaltungsind derart geschaltet, dass sie das aus der Verknüpfung resultierendeParitätsergebnisund das dazu komplementäre Paritätsergebnisan die nachgeschaltete Speicherzelle übertragen. Die bekannte Paritätsprüfungs-Schaltungist relativ aufwändigkonzipiert und erfordert aufgrund der relativ hohen Anzahl (sechs) anTransistoren einen relativ großenSchaltungsaufwand. Des Weiteren ist es erforderlich, dass sowohl Transistoreneines ersten als auch Transistoren eines zweiten Leitungstyps verwendetwerden müssen.Dies hat einen erheblichen Nachteil in der Layoutkonzeption, daaufgrund der bekannten Regeln bei CMOS-Herstellungsprozessen erforderlicheAbständeeingehalten werden müssenund dies im vorliegenden Fall bei dem erforderlichen Ausbilden von Transistorenunterschiedlichen Leitungstyps zu einem erheblichen Platzbedarfführt.Ein weiterer Nachteil der bekannten Paritätsprüfungs-Schaltung ist darin zusehen, dass quasi eine Diode verwendet wird, die durchschnittlichin jeder zweiten Speicherzelle (bei einer Annahme einer Gleichverteilungvon in den Speicherzellen gespeicherten logischen "0" und "1" Zuständen) einenlatenten Querstrom zwischen dem Versorgungsspannungspotenzial und demMassepotenzial bewirkt und dadurch eine konstante Verlustleitungerzeugt wird. Des Weiteren ist ein wesentlicher Nachteil der bekanntenParitätsprüfungs-Schaltungdarin zu sehen, dass fürdie Paritätsprüfung Paritätsprüfungsinformationenvorab extern berechnet und gespeichert werden müssen. Darüber hinaus ist für eine Paritätsprüfung stetsdas vorherige Berechnen der Paritätsprüfungsinformation (Paritätsbit) unddas Abspeichern von M + 1 Bits erforderlich, wobei M die Anzahlder Bits eines Nutzdatenwortes angibt. Das bedeutet, dass für eine Paritätsprüfung stetseine Erhöhungder Datenwortbreite durchgeführtwird. Die Anzahl der ParitätsprüfungsstufenM + 1 ist somit immer größer alsdie Datenwortbreite M. Diese Vorgehensweise sowie die zugrundeliegendeSchaltungskonzeption ist sehr aufwändig und relativ kostenintensiv,da unter anderem ein relativ großer Platzbedarf für die erforderliche Schaltungnotwendig ist.From the US 5,434,871 a memory cell arrangement is known in which a continuous parity check is performed. The circuit arrangement is designed such that each memory cell is electrically connected to a parity check circuit. Each parity check circuit continuously checks the binary memory state of the associated memory cell. The states of the memory cells are combined to perform a parity calculation for a given data array. Each parity check circuit includes six transistors, and because of the structure of the parity check circuit, it is necessary for five transistors to be of a first conductivity type and a transistor of a second conductivity type. The parity check circuit is constructed in such a way that in each case one transistor reads the memory state in one of the two memory nodes of the assigned memory cell and these two transistors link the parity of the assigned memory cell with the parity of the preceding memory cell by means of a logical EXOR operation. The remaining four transistors of the parity check circuit are connected in such a way that they transmit the result of the combination resulting from the combination and the complementary parity result to the downstream memory cell. The known parity check circuit is designed relatively complex and requires a relatively large amount of circuitry due to the relatively high number (six) of transistors. Furthermore, it is required that both Transistors of a first and transistors of a second conductivity type must be used. This has a significant disadvantage in the layout design, since due to the known rules in CMOS manufacturing processes required distances must be maintained and this leads in the present case in the required formation of transistors of different conductivity type to a considerable amount of space. A further disadvantage of the known parity check circuit is that a diode is used which, on average, generates a latent cross-flow in every second memory cell (assuming an equal distribution of logic "0" and "1" states stored in the memory cells) between the supply voltage potential and the ground potential and thereby generates a constant loss line is generated. Furthermore, a major disadvantage of the known parity check circuit is the fact that parity check information must be externally calculated and stored externally for the parity check. Moreover, for a parity check, it is always necessary to parse the parity check information (parity bit) in advance and to store M + 1 bits, where M is the number of bits of a payload word. This means that an increase in the data word width is always performed for a parity check. The number of parity check stages M + 1 is thus always greater than the data word width M. This approach and the underlying circuit design is very complex and relatively expensive, since, among other things, a relatively large space is required for the required circuit.
[0007] Daherist es Aufgabe der Erfindung, eine Paritätsprüfungs-Schaltung zu schaffen, welche eine kontinuierlicheParitätsprüfung ineinfacher und sicherer Weise erlaubt und aufwandsarm und kostengünstig realisiertwerden kann. Des Weiteren ist es Aufgabe der Erfindung, eine zuverlässige, schnelle undfrühzeitigeFehlererkennung bei Speicherzellen in einem Speicherzellenfeld zuermöglichen.ThereforeIt is an object of the invention to provide a parity check circuit, which is a continuousParity check insimple and safe way allowed and realized with little effort and costcan be. Furthermore, it is an object of the invention to provide a reliable, fast andearlyError detection in memory cells in a memory cell array tooenable.
[0008] DieseAufgaben werden durch eine Paritätsprüfungs-Schaltung,welche die Merkmale nach Patentanspruch 1 aufweist, und eine Datenspeichervorrichtung,welche die Merkmale des Patentanspruchs 20 aufweist, gelöst.TheseTasks are performed by a parity check circuit,which has the features of claim 1, and a data storage device,which has the features of claim 20, solved.
[0009] Eineerfindungsgemäße Paritätsprüfungs-Schaltungist mit einer Speicherzelle eines Speicherzellenfeldes elektrischverbunden und ist zum kontinuierlichen Prüfen der Parität der Speicherzelleausgelegt. Ein wesentlicher Gedanke der Erfindung besteht darin,dass die Paritätsprüfungs-Schaltungderart ausgebildet ist, dass bei einer Paritätsprüfung die Anzahl N der Paritätsprüfungsstufenpro Datenwort gleich der Anzahl M der Bits des ursprünglich zuspeichernden Nutzdatenwortes ist. Die kontinuierliche Paritätsprüfung kanndadurch schnell und zuverlässigdurchgeführtwerden, ein Fehler kann sofort detektiert werden und ein abgespeichertesDatum unverzüglichals ungültigerkannt werden. Somit ist die Erfindung besonders bei Speicherzellen,deren Inhalt dauerhaft gelesen wird oder deren Inhalt sporadischdurchsucht wird, besonders vorteilhaft. Daher kann insbesonderebei inhaltsadressierbaren Speicherzellen (CAM-Speicherzellen) oderKonfigurationsspeichern eine wesentlich verbesserte Paritätsprüfung undFehlererkennung durchgeführtwerden. Durch die "Online"-Detektion des Fehlers wird bei dauerhaftbewerteten Speicherzellen gewährleistet,dass die möglicheFehlfunktion eines Gesamtsystems frühzeitig erkannt wird und entsprechende Maßnahmeneingeleitet werden können.Ein weiterer Vorteil der erfindungsgemäßen Paritäts-Prüfungs-Schaltung ist darin zusehen, dass die kontinuierliche Paritätsprüfung ohne das vorab externeBerechnen einer Paritätsprüfungsinformationund das Speichern derselbigen durchgeführt werden kann. Des Weiterenkann mittels der erfindungsgemäßen Paritätsprüfungs-Schaltung gewährleistetwerden, dass fürdie Paritätsprüfung keineErhöhungder Nutzdatenwortbreite erforderlich ist, wodurch der Schaltungsaufwandund somit der Platzbedarf und die Kosten für die Schaltung wesentlichvermindert werden können.Ainventive parity check circuitis electrically connected to a memory cell of a memory cell arrayand is for continuously checking the parity of the memory celldesigned. An essential idea of the invention isthat the parity check circuitis formed such that in a parity check the number N of the parity check levelsper data word equal to the number M of the bits of the original toostoring useful data word is. The continuous parity check canfast and reliablecarried outbe an error can be detected immediately and a storedDate immediatelyas invalidbe recognized. Thus, the invention is particularly in memory cells,whose content is read permanently or whose content is sporadicis searched, especially advantageous. Therefore, in particularin content-addressable memory cells (CAM memory cells) orConfiguration stores a much improved parity check andError detection performedbecome. Through the "online" detection of the error becomes permanentensures evaluated memory cells,that the possibleMalfunction of an overall system is detected early and appropriate actioncan be initiated.Another advantage of the parity-check circuit according to the invention is tosee that the continuous parity check without the pre-externalCalculating a parity check informationand storing the same can be performed. Furthermorecan be ensured by means of the parity check circuit according to the inventionbe that forthe parity check noincreasethe payload word width is required, reducing the circuitry overheadand thus the space requirements and the cost of the circuit essentialcan be reduced.
[0010] Einevorteilhafte Ausführungder Paritätsprüfungs-Schaltungist aus vier Transistoren des gleichen Leitungstyps aufgebaut. Dadurchkann eine Paritätsprüfungs-Schaltungrealisiert werden, welche aufwandsarm und platzsparend ausgeführt ist.Durch das Verwenden von Transistoren lediglich eines Lei tungstypskann die Layoutgestaltung wesentlich vereinfacht werden. Ein weitererVorteil der erfindungsgemäßen Paritätsprüfungs-Schaltungist darin zu sehen, dass durch die vorteilhafte Verschaltung der Bauteileaufwandjeder Paritätsprüfungs-Schaltung erheblichvermindert werden kann. Die Paritätsprüfungs-Schaltung ermöglicht esauch, dass die konstante Verlustleistung im Vergleich zum Standder Technik deutlich vermindert werden kann.Aadvantageous embodimentthe parity check circuitconsists of four transistors of the same conductivity type. Therebycan be a parity check circuitbe realized, which is designed to save space and space.By using transistors of only one type of lineThe layout design can be significantly simplified. AnotherAdvantage of the parity check circuit according to the inventionis to be seen in that due to the advantageous interconnection of the component costeach parity check circuit significantlycan be reduced. The parity check circuit makes it possiblealso that the constant power dissipation compared to the statethe technology can be significantly reduced.
[0011] Ineiner vorteilhaften Ausgestaltung der Erfindung sind die vier Transistorenjeweils mit ihren Gate-Anschlüssenmit der mit der Paritätsprüfungs-Schaltungelektrisch verbundenen Speicherzelle elektrisch verbunden. Dadurchwerden alle vier Transistoren von den Ausgängen der zugeordneten Speicherzelleangesteuert und ein besonders effektives Schaltungskonzept der Bauelementeder Paritätsprüfungs-Schaltungkann gewährleistetwerden. Dies ermöglichteine Bauteile-arme und damit im Hinblick auf die benötigte Chip-Fläche minimierteRealisierung.InAn advantageous embodiment of the invention are the four transistorseach with their gate terminalswith the with the parity check circuitelectrically connected memory cell electrically connected. Therebyall four transistors are from the outputs of the associated memory cellcontrolled and a particularly effective circuit concept of the componentsthe parity check circuitcan be guaranteedbecome. this makes possiblea component-poor and thus minimized in terms of the required chip areaRealization.
[0012] Vorteilhafterweist es sich, wenn die vier Transistoren kreuzgekoppelt geschaltetsind. Dies ermöglichteine besonders einfache Verschaltung.Advantageousproves to be when the four transistors are cross-coupledare. this makes possiblea particularly simple interconnection.
[0013] Einerster und ein zweiter Transistor der Paritätsprüfungs-Schaltung sind bevorzugt mit ihren Gate-Anschlüssen miteinem ersten Speicherknoten der Speicherzelle und ein dritter undein vierter Transistor könnenmit ihren Gate-Anschlüssenmit einem zweiten Speicherknoten der zugeordneten Speicherzelleelektrisch verbunden sein. Dadurch wird ermöglicht, dass jeweils zwei Transistorenvon dem Ausgangssignal von einem der beiden Ausgänge der Speicherzelle gesteuertwerden.Onefirst and a second transistor of the parity check circuit are preferably with their gate terminals witha first storage node of the memory cell and a third anda fourth transistor canwith their gate connectionswith a second storage node of the associated memory cellbe electrically connected. This will allow for two transistors eachcontrolled by the output signal from one of the two outputs of the memory cellbecome.
[0014] Eineweitere vorteilhafte Ausgestaltung des Schaltungskonzepts der Paritätsprüfungs-Schaltung kanndadurch erzielt werden, dass ein erster Transistor mit seinem Strompfadzwischen einen ersten Paritätseingangund einen zweiten Pari tätsausganggeschaltet ist, und ein zweiter Transistor mit seinem Strompfadzwischen einen zweiten Paritätseingang undeinen ersten Paritätsausganggeschaltet ist. Es kann dabei vorgesehen sein, dass der erste Transistormit seinem Source-Anschlussmit einem ersten Paritätseingangund mit seinem Drain-Anschluss mit einem zweiten Paritätsausgangder Paritätsprüfungs-Schaltungelektrisch verbunden ist. Es kann des Weiteren vorgesehen sein,dass der zweite Transistor mit seinem Source-Anschluss mit einemzweiten Paritätseingangund mit seinem Drain-Anschluss mit einem ersten Paritätsausgangder Paritätsprüfungs-Schaltungelektrisch verbunden ist.Afurther advantageous embodiment of the circuit concept of the parity check circuit canbe achieved that a first transistor with its current pathbetween a first parity inputand a second parity outputis switched, and a second transistor with its current pathbetween a second parity input anda first parity outputis switched. It may be provided that the first transistorwith its source connectionwith a first parity inputand with its drain terminal having a second parity outputthe parity check circuitelectrically connected. It may also be providedthat the second transistor with its source terminal with asecond parity inputand with its drain terminal having a first parity outputthe parity check circuitelectrically connected.
[0015] Ineiner weiteren vorteilhaften Ausgestaltung der erfindungsgemäßen Paritätsprüfungs-Schaltung kannein dritter Transistor mit seinem Strompfad zwischen einen zweitenParitätseingangund einen zweiten Paritätsausganggeschaltet sein, und ein vierter Transistor mit seinem Strompfadzwischen einen ersten Paritätseingangund einen ersten Paritätsausganggeschaltet sein. Bevorzugt ist der dritte Transistor mit seinemSource-Anschluss mit dem zweiten Paritätseingang und mit seinem Drain-Anschlussmit dem zweiten Paritätsausgangder Paritätsprüfungs-Schaltungelektrisch verbunden. Die Schaltungskonzeption der Paritätsprüfungs-Schaltung kannweiterhin derart ausgeführtwerden, dass der vierte Transistor mit seinem Source-Anschluss miteinem ersten Paritätseingangund mit seinem Drain-Anschluss mit einem ersten Paritätsausgang derParitätsprüfungs-Schaltungelektrisch verbunden ist. Der Drain-Anschluss des ersten Transistorskann mit dem Drain-Anschlussdes dritten Transistors und der Source-Anschluss des ersten Transistorskann mit dem Source-Anschluss des vierten Transistors elektrischverbunden sein. Darüberhinaus kann der Drain-Anschluss des zweiten Transistors mit dem Drain-Anschlussdes vierten Transistors und der Source-Anschluss des zweiten Transistors mitdem Source-Anschluss des dritten Transistors elektrisch verbundensein. Die einzelnen Verschaltungen und Verbindungen der Transistorender Paritätsprüfungs-Schaltungmiteinander sowie mit den Ein- und Ausgängen der Paritätsprüfungs-Schaltungermöglichenin vielfacher Hinsicht eine Verbesserung des Layouts und der Schaltungskonzeptionder Paritätsprüfungs-Schaltung.Eine optimale Schaltungsausführungder Paritätsprüfungs-Schaltungkann durch die Kombination der genannten einzelnen vorteilhaftenVerbesserungen erreicht werden. Die Paritätsprüfungs-Schaltung ist besonders in diesem Fallim Hinblick auf eine ökonomischeund minimierte, ebenso wie im Hinblick auf eine schnelle und zuverlässige kontinuierlichePrüfungder Paritätoptimiert.Ina further advantageous embodiment of the parity check circuit according to the invention cana third transistor with its current path between a second oneparity inputand a second parity outputbe switched, and a fourth transistor with its current pathbetween a first parity inputand a first parity outputbe switched. Preferably, the third transistor is with hisSource connection with the second parity input and with its drain connectionwith the second parity outputthe parity check circuitelectrically connected. The circuit design of the parity check circuit cancontinue to run in this waybe that fourth transistor with its source connection witha first parity inputand with its drain terminal having a first parity output ofParity check circuitelectrically connected. The drain terminal of the first transistorcan with the drain connectionof the third transistor and the source terminal of the first transistormay be electrically connected to the source terminal of the fourth transistorbe connected. About thatIn addition, the drain terminal of the second transistor may be connected to the drain terminalof the fourth transistor and the source terminal of the second transistorelectrically connected to the source terminal of the third transistorbe. The individual interconnections and connections of the transistorsthe parity check circuittogether and with the inputs and outputs of the parity check circuitenablein many ways an improvement of the layout and circuit designthe parity check circuit.An optimal circuit designthe parity check circuitcan be advantageous by combining the mentioned individualImprovements can be achieved. The parity check circuit is especially in this casein terms of an economicand minimized, as well as with a view to a fast and reliable continuousexamparityoptimized.
[0016] Eineweitere vorteilhafte Ausführungumfasst einen Detektor, welcher die Änderung eines Informationszustandeseiner Speicherzelle detektiert, insbesondere zweistufig dynamischdetektiert. Es kann auch vorgesehen sein, dass der Detektor derartausgebildet ist, dass eine gemeinsame Überprüfung einer Vielzahl von Speicherzellendurchführbarist, wobei diese Überprüfung irreversibeldurchgeführtwerden kann. Durch den Detektor kann in vorteilhafter Weise erreichtwerden, dass keine Berechnung vorab von Paritätsprüfungsinformationen, wie diesim Stand der Technik erforderlich ist, durchgeführt werden muss, denn in derErfindung kann eine Berechnung von erforderlichen Paritätsprüfungsinformationenmittels dem Detektor automatisch durchgeführt werden. Dadurch kann die „Online"-Detektion besonderseffektiv durchgeführtwerden. Eine optimierte kontinuierliche Paritätsprüfung kann somit im Hinblickauf Schnelligkeit und Zuverlässigkeitrealisiert werden. Auch der Platzbedarf und somit auch die Kostenkönnendadurch erheblich reduziert werden.Afurther advantageous embodimentincludes a detector which detects the change of an informational statea memory cell detected, in particular two-stage dynamicdetected. It can also be provided that the detector is suchis designed that a joint review of a variety of memory cellsfeasibleis, this review is irreversiblecarried outcan be. By the detector can be achieved in an advantageous mannerbe that no calculation in advance of parity check information, like thisrequired in the prior art, must be performed, because in theThe invention may include a calculation of required parity check informationbe performed automatically by the detector. This makes "online" detection specialeffectively performedbecome. An optimized continuous parity check can thus with regard toon speed and reliabilitywill be realized. Also the space requirement and thus also the costscanbe significantly reduced.
[0017] Bevorzugtist es, wenn der Detektor ein Zustandsautomat ist, welcher eineerste Zustandsklasse aufweist, welche den Initialisierungszustandcharakterisiert, eine zweite Zustandsklasse aufweist, welche denNormalbetrieb charakterisiert, und eine dritte Zustandsklasse aufweist,welche einen Fehlerfall charakterisiert. Es kann vorgesehen sein,dass der Detektor derart ausgebildet ist, dass ein Wechsel von einerZustands klasse in eine andere Zustandsklasse irreversibel ist. Diesermöglichteine besonders einfache und sichere Fehlererkennung. Es kann beispielsweisevorgesehen sein, dass der Initialisierungszustand durch einen Zustandvon zwei logischen „0" Zuständen charakterisiertist. Der Normalbetrieb kann beispielsweise durch die Zustände „01" und „10" charakterisiertsein. Ferner kann der Fehlerfall durch den Zustand „11" charakterisiertsein. Wird vom Initialisierungszustand, der ersten Zustandsklasse,in den Normalbetrieb gewechselt, ist dies ein irreversibler Vorgang.Ein Wechsel zurückin den Initialisierungszustand erfolgt nur durch ein explizit durchgeführtes Rücksetzen.Ebenso ist ein Wechsel vom Normalbetrieb, der zweiten Zustandsklasse,in den Fehlerfall, der dritten Zustandsklasse irreversibel. DieseAusführungensind lediglich beispielhaft und die Funktionsweise des Detektorskann in vielfältigerWeise und flexibel realisiert werden. Es kann vorgesehen sein, dassder Detektor zumindest zwei Auffanglatches umfasst.It is preferred if the detector is a state machine which has a first state class which characterizes the initialization state, has a second state class which characterizes the normal operation and has a third state class which characterizes an error case. It can be provided that the detector is designed such that a change from one state class to another state class is irreversible. This allows a particularly simple and reliable error detection. It can be provided, for example, that the initialization state is characterized by a state of two logical "0" states Normal operation can be characterized, for example, by the states "01" and "10." Furthermore, the error case can be characterized by the state "11" be. If the system switches from the initialization state, the first state class, to normal operation, this is an irreversible process. A change back to the initialization state takes place only through an explicitly performed reset. Likewise, a change from normal operation, the second condition class, in the case of error, the third condition class irreversible. These embodiments are merely exemplary and the operation of the detector can be realized in a variety of ways and flexible. It can be provided that the detector comprises at least two collecting latches.
[0018] Invorteilhafter Weise umfassen die Auffanglatches jeweils vier Transistorenund zumindest einen Inverter, wobei zumindest ein erster Transistorund ein zweiter Transistor eines Auffanglatch von einem ersten Leitungstypsind. Bevorzugt ist der erste Transistor eines Auffanglatch mitseinem Gate-Anschluss mitdem Eingang, mit seinem Source-Anschluss mit Massepotenzial undmit seinem Drain-Anschluss mit einem ersten Schaltungsknoten desAuffanglatch elektrisch verbunden ist. Der zweite Transistor eines Auffanglatcheskann mit seinem Source-Anschluss mit dem ersten Schaltungsknotendes Auffanglatches, mit seinem Gate-Anschluss mit einem zweiten Schaltungsknotendes Auffanglatches und mit seinem Drain-Anschluss mit Massepotenzial elektrisch verbundensein. Der erste Inverter ist bevorzugter Weise mit einem Eingangmit dem ersten Schaltungsknoten, und mit einem Ausgang über denzweiten Schaltungsknoten mit dem Ausgang des Auffanglatches elektrischverbunden ist.InAdvantageously, the collecting latches each comprise four transistorsand at least one inverter, wherein at least one first transistorand a second transistor of a collector of a first conductivity typeare. Preferably, the first transistor of a collecting latch withits gate connection withthe input, with its source connection to ground potential andwith its drain terminal connected to a first circuit node of theLatch catch is electrically connected. The second transistor of a collecting latchescan with its source connection to the first circuit nodeof the latches, with its gate connected to a second circuit nodeof the latching latches and having its drain terminal electrically connected to ground potentialbe. The first inverter is preferably one inputwith the first circuit node, and with an output via thesecond circuit node with the output of the catch latches electricallyconnected is.
[0019] Eskann weiterhin vorgesehen sein, dass der dritte und der vierte Transistoreines Auffanglatch vom entgegengesetzten Leitungstyp wie der erste undder zweite Transistor sind. Der dritte Transistor kann mit seinemGate-Anschluss mit der Steuerleitung zum Rücksetzen der Paritätsprüfungs-Schaltung,mit seinem Source-Anschluss mit Versorgungsspannungspotenzial undmit seinem Drain-Anschluss mit einem ersten Schaltungsknoten elektrischverbunden sein. Ferner kann der vierte Transistor mit seinem Gate-Anschlussmit einem zweiten Schaltungsknoten, mit seinem Source-Anschlussmit einem ersten Schaltungsknoten und mit seinem Drain-Anschlussmit Versorgungsspannungspotenzial elektrisch verbunden sein.Itcan furthermore be provided that the third and the fourth transistora catcher catch of the opposite conductivity type as the first andthe second transistor are. The third transistor can be with hisGate connection to the control line for resetting the parity check circuit,with its source connection with supply voltage potential andwith its drain terminal to a first circuit node electricallybe connected. Furthermore, the fourth transistor with its gate terminalwith a second circuit node, with its source terminalwith a first circuit node and with its drain connectionbe electrically connected to supply voltage potential.
[0020] Inder Schaltungskonzeption eines Auffanglatch kann auch vorgesehensein, dass der dritte und der vierte Transistor eines Auffanglatchvom gleichen Leitungstyp wie der erste und der zweite Transistor sind.Eine weitere Verschaltung der Bauelemente eines Auffanglatch kannvorsehen, dass der dritte Transistor mit seinem Gate-Anschluss mitder Steuerleitung zum Rücksetzender Paritätsprüfungs-Schaltung,mit seinem Source-Anschlussmit einem ersten Schaltungsknoten und mit seinem Drain-Anschlussmit Versorgungsspannungspotenzial elektrisch verbunden ist. Darüber hinausist der vierte Transistor in bevorzugter Weise mit seinem Gate-Anschlussmit einem Ausgang eines zweiten Inverters, mit seinem Source-Anschlussmit Versorgungsspannungspotenzial und mit seinem Drain-Anschlussmit einem ersten Schaltungsknoten elektrisch verbunden. Der zweiteInverter kann mit seinem Eingang mit dem zweiten Schaltungsknoten elektrischverbunden sein.Inthe circuit design of a catch latch can also be providedbe that the third and the fourth transistor of a catching latchof the same conductivity type as the first and second transistors.A further interconnection of the components of a collecting latch canProvide that the third transistor with its gate terminal withthe control line for resettingthe parity check circuit,with its source connectionwith a first circuit node and with its drain connectionis electrically connected to supply voltage potential. Furthermoreis the fourth transistor in a preferred manner with its gate terminalwith an output of a second inverter, with its source terminalwith supply voltage potential and with its drain connectionelectrically connected to a first circuit node. The secondInverter may be electrical with its input to the second circuit nodebe connected.
[0021] Invorteilhafter Weise sind die Ausgänge des Detektors mit einerLogikschaltung verschaltet, wobei die Logikschaltung derart ausgebildetist, dass die Ausgangsignale des Detektors auf ein 1-Bitsignal reduziertwerden. Die Auswertung der Signale kann dadurch möglichsteinfach und aufwandsarm durchgeführtwerden.InAdvantageously, the outputs of the detector with aLogic circuit connected, wherein the logic circuit is formedis that the detector output signals are reduced to a 1-bit signalbecome. The evaluation of the signals can thereby as possiblesimple and low effortbecome.
[0022] Eskann vorgesehen sein, dass die Ausgänge der Auffanglatches miteinem ersten UND-Glied zum Auswerten der Ausgangssignale elektrischverbunden sind. Anzumerken ist, dass das UND-Glied beispielhaftin einer Ausführungsformin der Schaltung angeordnet ist und insbesondere für die oben beispielhafterläuterteKodierung des Detektors (Initialisierungszustand „00"; Normalbetrieb „01" und „10"; Fehlerfall „11") ausgebildet ist.Die Logikbauelemente mit denen die Ausgänge des Detektors, insbesondereder Auffanglatches, elektrisch verbunden sind, sind abhängig vonder Kodierung des Detektors ausgebildet. Die Logikbauelemente können daherbeispielsweise auch NICHT-UND-Glieder oder NICHT-ODER-Glieder sein.Es kann auch vorgesehen sein, dass die Kodierung des Detektors derartist, dass die Zuständeder Initialisierung, des Normalbetriebs und des Fehlerfalls durchmehr als zwei Bits charakterisiert sind. Die Auffanglatches können durcheine oder mehrere der angegebenen Ausführungen der Schaltungskonzeptionenim Hinblick auf eine besonders effektive sowie schnelle und zuverlässige Signalverarbeitungder durch den ersten und den zweiten Paritätsausgang empfangenen Signale ermöglichen.Des Weiteren ist die Schaltung eines Auffanglatches im Hinblickauf einen möglichstgeringen Platzbedarf konzipiert. Durch die relativ geringe Anzahlan Bauteilen, die ein Auffanglatch aufweist, kann darüber hinauseine relativ kostengünstigeRealisierung ermöglichtwerden.Itcan be provided that the outputs of the collecting latches witha first AND gate for evaluating the output signals electricallyare connected. It should be noted that the AND gate is exemplaryin one embodimentis arranged in the circuit and in particular for the above exampleexplainedCoding of the detector (initialization state "00", normal operation "01" and "10", error case "11") is formed.The logic components with which the outputs of the detector, in particularthe collecting latches, are electrically connected, depend onformed the coding of the detector. The logic components can thereforefor example, also be NAND gates or NON-OR gates.It can also be provided that the coding of the detector is suchis that statesinitialization, normal operation and error casemore than two bits are characterized. The catch latches can byone or more of the specified embodiments of the circuit designswith regard to a particularly effective as well as fast and reliable signal processingenable the signals received by the first and second parity outputs.Furthermore, the circuit of a collecting latches in terms ofon one as possibledesigned for a small footprint. Due to the relatively small numberIn addition, components that have a catching latches may bea relatively inexpensiveRealization possiblebecome.
[0023] Einweiterer Aspekt der Erfindung betrachtet eine Datenspeichervorrichtung,welche eine erfindungsgemäße Paritätsprüfungs-Schaltungoder eine vorteilhafte Ausführungsformumfasst.Oneanother aspect of the invention contemplates a data storage device,which a parity check circuit according to the inventionor an advantageous embodimentincludes.
[0024] DieDatenspeichervorrichtung kann ein Speicherzellenfeld mit einer Mehrzahlan Speicherzellen umfassen. Besonders vorteilhaft ist die Erfindung, wenndie Speicherzellen als CMOS-SRAM-Speicherzellen,insbesondere als inhaltsadressierbare Speicherzellen ausgebildetsind. Jede der Speicherzellen des Speicherzellenfeldes ist mit einerder Paritätsprüfungs- Schaltungen elektrischverbunden. Dies ermöglichteine zuverlässigeund schnelle kontinuierliche Paritätsprüfung der Speicherzellen desgesamten Speicherzellenfeldes. Darüber hinaus kann die auf demChip benötigteFlächewesentlich vermindert werden, da aufgrund der im Allgemeinen sehrgroßen Anzahlan Speicherzellen auch eine entsprechend gleiche Anzahl an Paritätsprüfungs-Schaltungenbenötigtwird und jede einzelne Paritätsprüfungs-Schaltungflächenmäßig wesentlichkleiner ist als die aus dem Stand der Technik bekannte Paritätsprüfungs-Schaltung.The data storage device may comprise a memory cell array having a plurality of memory cells. The invention is particularly advantageous if the memory cells are designed as CMOS-SRAM memory cells, in particular as content-addressable memory cells. Each of the memory cells of the memory cell array is electrically connected to one of the parity check circuits. This enables a reliable and fast continuous parity check of the memory cells of the whole th memory cell array. In addition, the area required on the chip can be substantially reduced, since due to the generally very large number of memory cells, a correspondingly equal number of parity check circuits is required and each individual parity check circuit is considerably smaller in area than that of the prior art Technique known parity check circuit.
[0025] Weiterhinkann vorgesehen sein, dass ein zweiter Paritätseingang einer ersten Paritätsprüfungs-Schaltungmit einem zweiten Paritätsausgang dervorgeschalteten Paritätsprüfungs-Schaltung elektrischverbunden ist und ein erster Paritätseingang der ersten Paritätsprüfungs-Schaltungmit einem ersten Paritätsausgangder vorgeschalteten Paritätsprüfungs-Schaltung elektrischverbunden ist. Die im Allgemeinen matrixförmig angeordneten Speicherzellenkönnendadurch sowohl horizontal (Zeilen) oder aber auch vertikal (Spalten)in einfacher Weise miteinander verschaltet werden, um eine verbessertekontinuierliche Paritätsprüfung – horizontal odervertikal – allerSpeicherzellen einer Spalte oder einer Reihe durchzuführen.Fartherit can be provided that a second parity input of a first parity check circuitwith a second parity output ofupstream parity check circuit electricallyand a first parity input of the first parity check circuitwith a first parity exitthe upstream parity check circuit electricallyconnected is. The generally matrix-shaped memory cellscanthereby both horizontally (lines) or also vertically (columns)be easily interconnected to an improvedcontinuous parity check - horizontal orvertical - allTo perform memory cells of a column or a row.
[0026] Eskann vorgesehen sein, dass der erste Paritätsausgang und der zweite Paritätsausgangeiner Paritätsprüfungs-Schaltungjeweils mit einem Vorlade-Transistor elektrisch verbunden sind.Dadurch kann gewährleistetwerden, dass ein Rücksetzender Paritätsprüfungs-Schaltungwährendeines Schreibvorgangs der zugeordneten Speicherzelle unterstützt werdenkann.Itit can be provided that the first parity output and the second parity outputa parity check circuiteach electrically connected to a pre-charge transistor.This can be guaranteedbe that a resetthe parity check circuitwhilea write operation of the associated memory cell are supportedcan.
[0027] DieVorlade-Transistoren könnenvon einem Leitungstyp sein, der dem Leitungstyp der Transistorender Paritätsprüfungs-Schaltung entgegengesetzt ist.Es kann aber auch vorgesehen sein, dass die Vorlade-Transistorenvon dem gleichen Leitungstyp wie die Transistoren der Paritätsprüfungs-Schaltung sind.Dadurch könnendie Vorlade-Transistoren ohne Beeinträchtigung der Schaltungskonzeptionder Paritätsprüfungs-Schaltung flexibelgestaltet und an die Erfordernisse der weiteren Verschaltungen mitden Chip-Bauelementen und den entsprechenden Spannungspotenzialeneinfach angepasst werden.ThePrecharge transistors canof a conductivity type, the conductivity type of the transistorsthe parity check circuit is opposite.But it can also be provided that the pre-charge transistorsof the same conductivity type as the transistors of the parity check circuit.Thereby canthe pre-charge transistors without affecting the circuit designthe parity check circuit flexibledesigned and to the requirements of further interconnectionsthe chip components and the corresponding voltage potentialseasy to be customized.
[0028] Wiebereits angeführt,könnendie Speicherzellen matrixförmigangeordnet sein. Es kann dabei vorgesehen sein, dass die erste Speicherzelleeiner Reihe und/oder einer Spalte mit einem zweiten Eingang, insbesonderedem komplementärenParitätseingang,mit einem Versorgungsspannungspotenzial elektrisch verbunden ist.Ferner kann vorgesehen sein, dass diese erste Speicherzelle miteinem ersten Eingang, insbesondere dem ersten Paritätseingang über einenTransistor, insbesondere einen n-Kanal-Transistor, mit Massepotenzialelektrisch verbunden ist. Es kann des Weiteren vorgesehen sein,dass dieser Transistor mit seinem Gate-Anschluss an der Steuerleitungzum Rücksetzender Paritätsprüfungs-Schaltunganliegt.Asalready stated,canthe memory cells in a matrixbe arranged. It may be provided that the first memory cella row and / or a column with a second input, in particularthe complementary oneParity input,is electrically connected to a supply voltage potential.Furthermore, it can be provided that this first memory cell witha first input, in particular the first parity input via aTransistor, in particular an n-channel transistor, with ground potentialelectrically connected. It may also be providedthat transistor with its gate terminal on the control lineto resetthe parity check circuitis applied.
[0029] Weiterhinkann bei der matrixförmigenAnordnung der Speicherzellen vorgesehen sein, dass die letzte Speicherzelleeiner Reihe und/oder einer Spalte mit einem ersten Ausgang, insbesonderedem zweiten Paritätsausgangmit einem ersten Eingang eines ersten Auffanglatch elektrisch verbundenist, und mit einem zweiten Ausgang, insbesondere dem ersten Paritätsausgangmit einem ersten Eingang eines zweiten Auffanglatch elektrisch verbundenist. Dadurch kann eine kontinuierliche Paritätsprüfung aller Speicherzellen einerReihe oder einer Spalte und somit eines gesamten gespeicherten Wortesdurchgeführtund die Ausgangssignale mittels den Auffanglatches am Ende einerderartigen Reihe oder Spalte einfach und zuverlässig überprüft werden.Farthercan be at the matrix-shapedArrangement of the memory cells may be provided that the last memory cella row and / or a column having a first output, in particularthe second parity outputelectrically connected to a first input of a first catch latchis, and with a second output, in particular the first parity outputelectrically connected to a first input of a second catch latchis. This allows a continuous parity check of all memory cells of aRow or a column and thus a whole stored wordcarried outand the output signals by means of the catch latches at the end of aSuch row or column can be easily and reliably checked.
[0030] Dieersten und die zweiten Detektorausgänge eines Speicherzellenblockskönnenin einer vorteilhaften Ausführungmit den entsprechenden Ausgängenvon anderen Speicherzellenblöckendes Speicherzellenfeldes parallel kaskadiert verschaltet sein. Eskann ferner vorgesehen sein, dass die ersten und die zweiten Detektorausgänge jedesSpeicherzellenblocks jeweils mit einem UND-Glied elektrisch verbundensind. Es kann auch vorgesehen sein, dass eine parallel kaskadierteVerschaltung für eineMehrzahl an Speicherzellenblöckendurchgeführtwerden kann. Vorteilhafter Weise kann vorgesehen sein, dass Speicherzellenblöcke parallelkaskadiert miteinander verschaltet sind. Jeder Speicherzellenblockkann eine Mehrzahl an Speicherzellen mit den entsprechend zugeordnetenParitätsprüfungs-Schaltungenumfassen.Thefirst and second detector outputs of a memory cell blockcanin an advantageous embodimentwith the corresponding outputsfrom other memory cell blocksthe memory cell array to be connected in parallel cascaded. ItIt may further be provided that the first and the second detector outputs eachMemory cell blocks each electrically connected to an AND gateare. It can also be provided that a parallel cascadedInterconnection for onePlurality of memory cell blockscarried outcan be. Advantageously, it may be provided that memory cell blocks in parallelcascaded with each other are interconnected. Each memory cell blockcan a plurality of memory cells with the corresponding assignedParity check circuitsinclude.
[0031] Eskann vorgesehen sein, dass die Ausgänge eines Detektors eines Speicherzellenblocksmit einer weiteren Logikschaltung, insbesondere einer mehrstufigenLogikschaltung, elektrisch verschaltet sind, wobei die Detektorausgänge durchdie Logikschaltung insbesondere hierarchisch zusammenfassbar sind.Dies ermöglichteine einfache und aufwandsarme Verschaltung und Auswertung der Ausgangsignaledes Detektors. Des Weiteren kann durch die weitere Logikschaltungeine flexible Verschaltung der Detektorausgänge gewährleisten werden, was ein optimiertesSchaltungslayout ermöglicht.Itcan be provided that the outputs of a detector of a memory cell blockwith a further logic circuit, in particular a multi-stageLogic circuit, are electrically connected, the detector outputs throughthe logic circuit are in particular hierarchically summarized.this makes possiblea simple and low-cost interconnection and evaluation of the output signalsof the detector. Furthermore, by the further logic circuitensure a flexible interconnection of the detector outputs, which is an optimizedCircuit layout enabled.
[0032] Eskann vorgesehen sein, dass ein erster Detektorausgang und ein zweiterDetektorausgang eines Speicherzellenblocks mit einem UND-Glied elektrischverbunden sind.Itcan be provided that a first detector output and a secondDetector output of a memory cell block with an AND gate electricallyare connected.
[0033] Dieparallel kaskadierte Verschaltung der Speicherzellenblöcke mitjeweils mehreren Speicherzellen und Paritätsprüfungs-Schaltungen ermöglicht eine flexible Konzeptiondes Schaltungsaufbaus und erlaubt einen relativ platzsparenden Schaltungsentwurf.The parallel cascaded interconnection of the memory cell blocks, each with a plurality of memory cells and parity-check circuits, allows a flexible design of the circuit structure and allows a relatively space-saving circuit design.
[0034] Beieiner beispielhaften Ausgestaltung der Verschaltung ist vorgesehen,dass die Ausgängevon zwei benachbarten UND-Gliedernmit dem Eingang eines ODER-Gliedes elektrisch verbunden sind, und derAusgang des ODER-Gliedes mit dem Eingang eines zweiten ODER-Gliedeselektrisch verbunden ist. Durch das parallel kaskadierte Verschaltenkann in vielfältigerWeise eine flexible Verknüpfungder Ausgangssignale der Detektorausgänge ermöglicht werden. Dies erlaubteine flexiblere Schaltungsgestaltung des gesamten Speicherzellenfeldesund erfordert dadurch einen geringeren Aufwand bei der Konzeption.Des Weiteren kann durch diese zusätzlichen Freiheitsgrade demErfordernis eines minimierten Platzbedarfs und möglichst geringer HerstellungskostenRechnung getragen werden.atan exemplary embodiment of the interconnection is providedthat the outputsof two adjacent AND gatesare electrically connected to the input of an OR gate, and theOutput of the OR gate with the input of a second OR gateelectrically connected. Due to the parallel cascaded interconnectioncan be more diverseWay a flexible linkthe output signals of the detector outputs are made possible. This allowsa more flexible circuit design of the entire memory cell arrayand thus requires less effort in the design.Furthermore, by these additional degrees of freedom theRequirement of minimized space requirements and the lowest possible manufacturing costsBe taken into account.
[0035] MehrereAusführungsbeispieleder Erfindung werden nachfolgend anhand schematischer Schaltungsanordnungennäher erläutert. Eszeigen:SeveralembodimentsThe invention will be described below with reference to schematic circuit arrangementsexplained in more detail. Itdemonstrate:
[0036] 1 einerstes Ausführungsbeispieleiner erfindungsgemäßen Paritätsprüfungs-Schaltung; 1 a first embodiment of a parity check circuit according to the invention;
[0037] 2 einzweites Ausführungsbeispielder erfindungsgemäßen Paritätsprüfungs-Schaltung; 2 a second embodiment of the parity check circuit according to the invention;
[0038] 3 einerstes Ausführungsbeispieleiner Verschaltung von in einer Zeile eines Speicherzellenfeldesangeordneten Speicherzellen mit jeweils einer erfindungsgemäßen Paritätsprüfungs-Schaltung; 3 a first embodiment of an interconnection of arranged in a row of a memory cell array memory cells each having a parity check circuit according to the invention;
[0039] 4 einzweites Ausführungsbeispieleiner Verschaltung von in einer Zeile eines Speicherzellenfeldesangeordneten Speicherzellen mit jeweils einer erfindungsgemäßen Paritätsprüfungs-Schaltung; 4 a second embodiment of an interconnection of arranged in a row of a memory cell array memory cells each having a parity check circuit according to the invention;
[0040] 5 einerstes Ausführungsbeispieleines Auffanglatch; 5 a first embodiment of a catching latch;
[0041] 6 einzweites Ausführungsbeispieleines Auffanglatch; 6 a second embodiment of a catching latch;
[0042] 7 einerstes Ausführungsbeispielvon parallel kaskadiert verschalteten Paritätsausgängen von Speicherzellenblöcken einesSpeicherzellenfeldes; und 7 a first embodiment of parallel-cascaded parity outputs of memory cell blocks of a memory cell array; and
[0043] 8 einzweites Ausführungsbeispielvon parallel kaskadiert verschalteten Paritätsausgängen von Speicherzellenblöcken einesSpeicherzellenfeldes. 8th a second embodiment of parallel cascaded interconnected parity outputs of memory cell blocks of a memory cell array.
[0044] Inden Figuren sind gleiche oder funktionsgleiche Bauelemente mit denselbenBezugszeichen versehen.Inthe figures are the same or functionally identical components with the sameProvided with reference numerals.
[0045] In 1 istein erstes Ausführungsbeispiel einererfindungsgemäßen Paritätsprüfungs-Schaltungdargestellt. Die Paritätsprüfungs-SchaltungPPS ist mit einer Speicherzelle SZ, welche im Ausführungsbeispieleine inhaltsadressierbare Speicherzelle ist, über zwei elektrische Verbindungenkontaktiert. In bekannter Weise umfasst die Speicherzelle SZ zweikreuzgekoppelte Inverter. Des Weiteren umfasst die SpeicherzelleSZ zwei Auswahltransistoren, welche mit ihren Gate-Anschlüssen miteiner Wortleitung wl elektrisch verbunden sind. Der erste Auswahltransistorist mit seinem Strompfad zwischen einen ersten Speicherknoten SK1und einer Bitleitung bl geschaltet. Der zweite Auswahltransistorist mit seinem Strompfad zwischen einem zweiten Speicherknoten SK2und einer komplementärenBitleitung blq geschaltet. Üblicherweiseist eine inhaltsadressierbare Speicherzelle aus zwei einander zugeordneten SRAM-Blöcken aufgebaut.Bei der Nutzung in einem CAM-Bauelement ist jede Zeile des ersten SRAM-Blocks über eineHitleitung beziehungsweise Auswahlleitung mit einer Zeile (bei matrixförmiger Anordnungin Zeilen und Spalten) des zweiten SRAM-Blocks elektrisch verbunden.Bei einer Übereinstimmungdes Speicherinhalts einer Zeile mit dem Suchwort wird über dieHitleitung die Wortleitung des zweiten SRAM-Blocks aktiviert. Dieser Vergleich des Speicherzelleninhaltsfür einmöglichesAktivieren der Hitleitung wird durch einen nicht dargestellten Komparatorin der Speicherzelle SZ durchgeführt, welchermit der nicht dargestellten Hitleitung über den Eingang "hitin" und den Ausgang "hitout" elektrisch verbundenist.In 1 a first embodiment of a parity check circuit according to the invention is shown. The parity check circuit PPS is contacted with a memory cell SZ, which in the exemplary embodiment is a content-addressable memory cell, via two electrical connections. In known manner, the memory cell SZ comprises two cross-coupled inverters. Furthermore, the memory cell SZ comprises two selection transistors, which are electrically connected with their gate terminals to a word line wl. The first selection transistor is connected with its current path between a first storage node SK1 and a bit line bl. The second selection transistor is connected with its current path between a second storage node SK2 and a complementary bit line blq. Usually, a content-addressable memory cell is composed of two associated SRAM blocks. When used in a CAM device, each row of the first SRAM block is electrically connected via a hitline or select line to one row (in rows and columns arrayed form) of the second SRAM block. If the memory contents of a line coincide with the search word, the word line of the second SRAM block is activated via the hit line. This comparison of the memory cell contents for a possible activation of the hit line is performed by a comparator, not shown, in the memory cell SZ, which is electrically connected to the hit line, not shown, via the input "hitin" and the output "hitout".
[0046] Dieerfindungsgemäße Paritätsprüfungs-SchaltungPPS umfasst im Ausführungsbeispielgemäß 1 viern-Kanal-Transistoren T1 bis T4. Die vier Transistoren sind kreuzgekoppeltverschaltet und als EXKLUSIV-ODER-Schaltung (Exor-Schaltung) realisiert.Der erste Transistor T1 und der zweite Transistor T2 sind mit ihrenGate-Anschlüssenmit dem ersten Ausgang und dem ersten Speicherknoten SK1 der SpeicherzelleSZ elektrisch verbunden. Der dritte und der vierte Transistor T3beziehungsweise T4 sind mit ihren Gate-Anschlüssen mit dem zweiten Ausgangund dem zweiten Speicherknoten SK2 der Speicherzelle SZ elektrischverbunden. Des Weiteren ist der vierte Transistor T4 mit seinemStrompfad zwischen einen ersten Paritätseingang pai und einem erstenParitätsausgangpao geschaltet, wobei der Source-Anschluss des vierten TransistorsT4 mit dem ersten Paritätseingangpai und dem Source-Anschluss des ersten Transistors T1 elektrischverbunden ist. Der dritte Transistor T3 ist mit seinem Strompfadzwischen einem zweiten Paritätseingang,welcher im Ausführungsbeispielein komplementärerParitätseingangpain ist, und einem zweiten Paritätsausgang, welcher im Ausführungsbeispielein komplementärerParitätsausgangpaon ist, geschaltet. Der Source-Anschluss des dritten TransistorsT3 ist dabei mit dem komplementären Paritätseingangpain und mit dem Source-Anschluss des zweiten Transistors T2 elektrischverbunden.The inventive parity check circuit PPS comprises in the embodiment according to 1 four n-channel transistors T1 to T4. The four transistors are cross-coupled and realized as an exclusive OR circuit (Exor circuit). The first transistor T1 and the second transistor T2 are electrically connected with their gate terminals to the first output and the first storage node SK1 of the memory cell SZ. The third and the fourth transistor T3 or T4 are electrically connected with their gate terminals to the second output and the second storage node SK2 of the memory cell SZ. Furthermore, the fourth transistor T4 is connected with its current path between a first parity input pai and a first parity output pao, wherein the source terminal of the fourth transistor T4 is electrically connected to the first parity input pai and the source terminal of the first transistor T1. The third transistor T3 is with its current path between a second parity input, which in the exemplary embodiment is a complementary parity input pain, and a second parity output, which in the embodiment For example, a complementary parity output paon is switched. The source terminal of the third transistor T3 is electrically connected to the complementary parity input pain and to the source terminal of the second transistor T2.
[0047] DesWeiteren ist der erste Transistor T1 mit seinem Source-Anschluss mit demParitätseingang pai(erster Paritätseingang)und mit seinem Drain-Anschluss mit dem komplementären Paritätsausgangpaon (zweiter Paritätsausgang)und dem Drain-Anschlussdes dritten Transistors T3 elektrisch verbunden.OfFurther, the first transistor T1 with its source terminal to theParity input pai(first parity receipt)and with its drain terminal with the complementary parity outputpaon (second parity exit)and the drain portthe third transistor T3 electrically connected.
[0048] Derzweite Transistor T2 ist mit seinem Source-Anschluss mit dem komplementären Paritätseingangpain (zweiter Paritätseingang)und mit seinem Drain-Anschluss mit dem ersten Paritätsausgang paound dem Drain-Anschluss des vierten Transistors T4 elektrisch verbunden.Der zweite Transistor T2 ist somit mit seinem Strompfad zwischenden komplementärenParitätsein gangpain und den ersten Paritätsausgangpao, und der erste Transistor T1 ist mit seinem Strompfad zwischenden ersten Paritätseingangpai und dem komplementärenParitätsausgangpaon geschaltet. Die vier Transistoren T1 bis T4 werden Gateseitigvon den beiden Speicherzellenausgängen der Speicherzelle SZ angesteuert.Of thesecond transistor T2 is with its source terminal with the complementary parity inputpain (second parity input)and with its drain connection to the first parity output paoand the drain terminal of the fourth transistor T4 are electrically connected.The second transistor T2 is thus with its current path betweenthe complementary oneParity inputpain and the first parity exitpao, and the first transistor T1 is with its current path betweenthe first parity inputpai and the complementaryparity outputpaon switched. The four transistors T1 to T4 become gatesidedriven by the two memory cell outputs of the memory cell SZ.
[0049] Fernersind im ersten Ausführungsbeispiel optionalVorlade-Transistoren(Precharge-Transistoren) VT1 und VT2 geschaltet. Der erste Vorlade-TransistorVT1 ist als p-Kanal-Transistor ausgebildet. Er ist mit seinem Gate-Anschlussmit einer komplementärenSteuerleitung (Precharge-Leitung) prn, mit seinem Source-Anschlussmit Versorgungsspannungspotenzial VDD und mit seinem Drain-Anschlussmit dem ersten Paritätsausgangpao elektrisch verbunden. Der zweite Vorlade-Transistor VT2 istim Ausführungsbeispielebenfalls als p-Kanal-Transistor ausgebildet und mit seinem Gate-Anschlussmit der Steuerleitung prn, mit seinem Source-Anschluss mit dem komplementären Paritätsausgangpaon (zweiter Paritätsausgang)und mit seinem Drain-Anschluss mit VersorgungsspannungspotenzialVDD elektrisch verbunden. Die beiden optionalen Vorlade-TransistorenVT1 und VT2 dienen zum Rücksetzender Paritätsprüfungs-Schaltung PPS während einesSchreibvorgangs der Speicherzelle SZ.Furtherare optional in the first embodimentPrecharge transistors(Precharge transistors) VT1 and VT2 switched. The first precharge transistorVT1 is formed as a p-channel transistor. He is with his gate connectionwith a complementary oneControl line (precharge line) prn, with its source connectionwith supply voltage potential VDD and with its drain connectionwith the first parity exitpao electrically connected. The second precharge transistor VT2 isin the embodimentalso formed as a p-channel transistor and its gate terminalwith the control line prn, with its source terminal with the complementary parity outputpaon (second parity exit)and with its drain terminal with supply voltage potentialVDD electrically connected. The two optional pre-charge transistorsVT1 and VT2 are for resettingthe parity check circuit PPS during aWrite operation of the memory cell SZ.
[0050] DieSpeicherzelle SZ kann durch jegliche Speicherzelle ersetzt werden.Falls die verwendete alternative Speicherzelle nicht sowohl eineninvertierenden und einen nichtinvertierenden Ausgang aufweist, istes in diesem Fall erforderlich, dass das fehlende komplementäre Signallokal durch einen Inverter erzeugt wird.TheMemory cell SZ can be replaced by any memory cell.If the alternative memory cell used does not have both ainverting and having a noninverting outputIn this case, it requires that missing complementary signallocally generated by an inverter.
[0051] In 2 istein weiteres Ausführungsbeispiel gezeigt,bei dem im Unterschied zum Ausführungsbeispielgemäß 1 dieVorlade-Transistoren VT1 und VT2 als n-Kanal-Transistoren ausgeführt sind. DieGate-Anschlüsseder Transistoren VT1 und VT2 sind mit einer Steuerleitung beziehungsweiseVorladelei tung pr elektrisch verbunden. Der erste Vorlade-TransistorVT1 ist mit seinem Source-Anschluss mit dem ersten Paritätsausgangpao und mit seinem Drain-Anschluss mit dem VersorgungsspannungspotenzialVDD elektrisch verbunden. Der zweite Vorlade-Transistor VT2 istmit seinem Source-Anschluss mit Versorgungsspannungspotenzial VDDund mit seinem Drain-Anschlussmit dem komplementären Paritätsausgangpaon der Paritätsprüfungs-SchaltungPPS beziehungsweise mit dem komplementären Paritätsausgangsknoten paon elektrischverbunden.In 2 a further embodiment is shown in which, in contrast to the embodiment according to 1 the precharge transistors VT1 and VT2 are designed as n-channel transistors. The gate terminals of the transistors VT1 and VT2 are electrically connected to a control line or Vorladelei device pr. The first precharge transistor VT1 is electrically connected with its source terminal to the first parity output pao and its drain terminal to the supply voltage potential VDD. The second precharge transistor VT2 is electrically connected to its source terminal with supply voltage potential VDD and with its drain terminal to the complementary parity output paon of the parity check circuit PPS and to the complementary parity output node paon, respectively.
[0052] Anzumerkenist, dass die Wahl des Leitungstyps der Vorlade-Transistoren VT1 und VT2 unabhängig vomgewähltenLeitungstyp der vier Transistoren T1 bis T4 der Paritätsprüfungs-Schaltung sind. Diein den Ausführungsbeispielengemäß 1 und 2 dargestelltenVorlade-Transistoren VT1 und VT2 können auch weggelassen werden,wenn die Berechnung der Paritätsinformation über eine ausreichendgroßeAnzahl an Serientransistoren für diejeweilige Anwendung zeitlich unproblematisch ist. Anzumerken istauch, dass die in den 1 und 2 gezeigtenParitätsprüfungs-SchaltungenPPS anstatt einheitlich mit n-Kanal-Transistoren T1 bis T4 mit komplementärer Implementierungdurch p-Kanal-Transistoren T1 bis T4 ersetzt werden können. In diesemFall sind die optionalen Vorlade-Transistoren VT1und VT2 gegen Massepotenzial VSS auszuführen.It should be noted that the choice of the type of conduction of the precharge transistors VT1 and VT2 are independent of the type of conduction selected for the four transistors T1 to T4 of the parity check circuit. In the embodiments according to 1 and 2 can also be omitted if the calculation of the parity information on a sufficiently large number of series transistors for the respective application is not problematic time. It should also be noted that in the 1 and 2 instead of uniformly with n-channel transistors T1 to T4 with complementary implementation can be replaced by p-channel transistors T1 to T4 shown. In this case, the optional precharge transistors VT1 and VT2 are to be grounded VSS.
[0053] In 3 istein erstes Ausführungsbeispiel einerVerschaltung von in einer Zeile eines Speicherzellenfeldes angeordnetenSpeicherzellen SZ gezeigt. In vereinfachter Weise ist eine Speicherzelle unddie zugeordnete Paritätsprüfungs-Schaltung PPS durcheine schematische Blockdarstellung durch das Bezugszeichen SZ/PPSsymbolisiert. Im Ausführungsbeispielgemäß 3 istals Ausschnitt eines Speicherzellenfeldes, in dem die Speicherzellenmatrixförmigangeordnet sind, eine Zeile mit vier kombinierten Speicherzellen/Paritätsprüfungs-Schaltungen SZ/PPS1bis SZ/PPS4 gezeigt. Die erste Speicherzelle SZ/PPS1 in der Zeileist mit ihrem ersten Paritätsein gangpai mit Massepotenzial VSS und mit ihrem komplementären Paritätseingangpain (zweiter Paritätseingang)mit Versorgungsspannungspotenzial VDD elektrisch verbunden. Dieelektrische Verbindung des ersten Paritätseingangs pai mit dem MassepotenzialVSS ist überden Strompfad eines Transistors T5 geführt, welcher im Ausführungsbeispielals n-Kanal-Transistorausgeführtist und mit seinem Source-Anschluss mit dem ersten Paritätseingangder ersten Speicherzelle SZ/PPS1 und mit seinem Gate-Anschluss miteiner komplementärenSteuerleitung beziehungsweise Vorladeleitung prn elektrisch verbundenist. Der Transistor T5 dient zur Querstromabschaltung solange eineParitätsprüfungs-SchaltungPPS mittels einem an der komplementären Steuerleitung beziehungsweise Vorladeleitungprn anliegenden logischen Signalpegel "LOW" zurückgesetztwird.In 3 shows a first embodiment of an interconnection of arranged in a row of a memory cell array memory cells SZ shown. In a simplified manner, a memory cell and the associated parity check circuit PPS are symbolized by a schematic block representation by the reference symbol SZ / PPS. In the embodiment according to 3 is shown as a section of a memory cell array, in which the memory cells are arranged in a matrix, a row with four combined memory cells / parity check circuits SZ / PPS1 to SZ / PPS4. The first memory cell SZ / PPS1 in the row is electrically connected to its first parity input pai to ground potential VSS and to its complementary parity input pain (second parity input) to supply voltage potential VDD. The electrical connection of the first parity input pai to the ground potential VSS is conducted via the current path of a transistor T5, which in the exemplary embodiment is designed as an n-channel transistor and whose source terminal is connected to the first parity input of the first memory cell SZ / PPS1 and prn is electrically connected to its gate terminal with a complementary control line or precharge line. The transistor T5 is used for cross-current shutdown as long as a parity check circuit PPS by means of a voltage applied to the complementary control line or precharge line prn logic signal level "LOW" is reset.
[0054] Dererste Paritätsausgangpao und der komplementäreParitätsausgangpaon (zweiter Paritätsausgang)der ersten Speicherzelle SZ/PPS1 sind mit dem ersten Paritätseingangpai beziehungsweise mit dem komplementären Paritätseingang pain der zweitenSpeicherzelle SZ/PPS2 elektrisch verbunden. In analoger Weise sinddie Paritätseingänge unddie Paritätsausgänge derdritten SZ/PPS3 und der vierten Speicherzelle SZ/PPS4 mit den jeweilsvor- und nachgeschalteten Speicherzellen elektrisch verbunden. Dieletzte Speicherzelle SZ/PPS4 ist mit dem komplementären Paritätsausgangpaon mit einem Eingang di eines ersten Auffanglatch AL1 elektrisch verbunden.Des Weiteren ist der erste Paritätsausgangpao der vierten Speicherzelle SZ/PPS4 mit einem Eingang di eineszweiten Auffanglatch AL2 elektrisch verbunden. Sowohl die vier Speicherzellen SZ/PPS1bis SZ/PPS4 als auch die beiden Auffanglatches AL1 und AL2 sindmit der komplementären Steuerleitungbeziehungsweise Vorladeleitung prn elektrisch verbunden. Das Ausgangssignalpaq (komplementäresSignal) des Ausgangs do des ersten Auffanglatch AL1 und das Ausgangssignalpa des Ausgangs do des zweiten Auffanglatch AL2 werden an ein nichtdargestelltes UND-Glied übertragen.Im Ausführungsbeispielgemäß 3 entsprechendie Speicherzellen mit der Paritätsprüfungs-Schaltung PPS der 1 mitp-Kanal-Transistoren als Vorlade-Transistoren.The first parity output pao and the complementary parity output paon (second parity output) of the first memory cell SZ / PPS1 are electrically connected to the first parity input pai or to the complementary parity input pain of the second memory cell SZ / PPS2. In an analogous manner, the parity inputs and the parity outputs of the third SZ / PPS3 and the fourth memory cell SZ / PPS4 are electrically connected to the respective upstream and downstream memory cells. The last memory cell SZ / PPS4 is electrically connected to the complementary parity output paon with an input di of a first latching latch AL1. Furthermore, the first parity output pao of the fourth memory cell SZ / PPS4 is electrically connected to an input di of a second latching latch AL2. Both the four memory cells SZ / PPS1 to SZ / PPS4 and the two latching latches AL1 and AL2 are electrically connected to the complementary control line or precharge line prn. The output signal paq (complementary signal) of the output do of the first latching latch AL1 and the output signal pa of the output do of the second latching latch AL2 are transmitted to an AND gate, not shown. In the embodiment according to 3 correspond to the memory cells with the parity check circuit PPS the 1 with p-channel transistors as pre-charge transistors.
[0055] In 4 istein zweites Ausführungsbeispiel einerVerschaltung von in einer Zeile eines Speicherzellenfeldes angeordnetenSpeicherzellen SZ gezeigt. Im Unterschied zur Darstellung gemäß 3 entsprechendie Speicherzellen der 2 mit n-Kanal-Transistoren als Vorlade-TransistorenVT1 und VT2. Die Steuerleitung beziehungsweise Vorladeleitung prist mit den Speicherzellen SZ/PPS1 bis SZ/PPS4 und den beiden AuffanglatchesAL1 und AL2 elektrisch verbunden. Des Weiteren ist die Steuerleitungpr mit dem Gate-Anschluss des Transistors T5 über einen Inverter elektrischverbunden. Sowohl die Anordnung in 3 als auchdiejenige in 4 kann als Speicherzellenblockmit Paritätsprüfungs-SchaltungenSZB/PPSB dargestellt werden. Das Ausführungsbeispiel in 4 zeigteinen Speicherzellenblock SZB/PPSB, welcher vier in Reihe geschalteteSpeicherzellen mit entsprechenden Paritätsprüfungs-Schaltungen SZ/PPS1 bis SZ/PPS4 umfasst.Ein Speicherzellenblock SZB/PPSB kann aber auch mehrere oder weniger – zumindestzwei – SpeicherzellenSZ/PPS aufweisen. Der Speicherzellenblock SZB/PPSB weist einen erstenDetektorausgang pa und einen zweiten Detektorausgang paq auf, wobeider erste Detektorausgang pa mit dem Ausgang do des zweiten AuffanglatchesAL2 und der zweite Detektorausgang paq mit dem Ausgang do des erstenAuffanglatches AL1 elektrisch verbunden ist.In 4 shows a second embodiment of an interconnection of arranged in a row of a memory cell array memory cells SZ. In contrast to the representation according to 3 correspond to the memory cells of 2 with n-channel transistors as pre-charge transistors VT1 and VT2. The control line or precharge line pr is electrically connected to the memory cells SZ / PPS1 to SZ / PPS4 and the two latching latches AL1 and AL2. Furthermore, the control line pr is electrically connected to the gate terminal of the transistor T5 via an inverter. Both the arrangement in 3 as well as the one in 4 can be represented as a memory cell block with parity check circuits SZB / PPSB. The embodiment in 4 shows a memory cell block SZB / PPSB, which comprises four series-connected memory cells with corresponding parity check circuits SZ / PPS1 to SZ / PPS4. However, a memory cell block SZB / PPSB can also have a plurality or fewer-at least two-memory cells SZ / PPS. The memory cell block SZB / PPSB has a first detector output pa and a second detector output paq, the first detector output pa being electrically connected to the output do of the second latching latches AL2 and the second detector output paq being electrically connected to the output do of the first latching latch AL1.
[0056] In 5 istein erstes Ausführungsbeispiel einesAuffanglatch AL1 oder AL2 dargestellt. Die beiden AuffanglatchesAL1 und AL2 sind von der Schaltungskonzeption gleich aufgebaut.Ein Auffanglatch gemäß 5 dervorliegenden Erfindung umfasst vier Transistoren T6 bis T9. DieTransistoren T6 und T7 sind als n-Kanal-Transistoren ausgebildet.Der Transistor T6 ist mit seinem Gate-Anschluss mit dem Eingangdi, mit seinem Source-Anschluss mit Massepotenzial VSS und mit seinemDrain-Anschluss mit einem ersten Schaltungsknoten SCK1 des Auffanglatchelektrisch verbunden. Der zweite Transistor T7 ist mit seinem Drain-Anschlussan Massepotenzial VSS geführt.Mit seinem Source-Anschluss ist der Transistor T7 mit einem erstenSchaltungsknoten SCK1 und mit seinem Gate-Anschluss mit einem zweiten SchaltungsknotenSCK2 elektrisch verbunden. Des Weiteren umfasst ein Auffanglatcheinen dritten Transistor T8 und einen vierten Transistor T9, dieim Ausführungsbeispielals p-Kanal-Transistoren ausgeführtsind. Der Transistor T8 ist mit seinem Gate-Anschluss mit der komplementären Vorladeleitungbeziehungsweise Steuerleitung zum Rücksetzen der Paritätsprüfungs-SchaltungPPS, mit seinem Source-Anschluss mit VersorgungsspannungspotenzialVDD und mit seinem Drain-Anschluss mit dem ersten SchaltungsknotenSCK1 elektrisch verbunden. Der vierte Transistor T9 ist mit seinemGate-Anschluss mit dem zweiten Schaltungsknoten SCK2, mit seinemSource-Anschluss mit dem ersten Schaltungsknoten SCK1 und mit seinemDrain-Anschluss mit Versorgungsspannungspotenzial VDD elektrisch verbunden.In 5 a first embodiment of a catching latch AL1 or AL2 is shown. The two collection latches AL1 and AL2 are of the same design as the circuit design. A catch catch according to 5 The present invention includes four transistors T6 to T9. The transistors T6 and T7 are formed as n-channel transistors. The transistor T6 is electrically connected with its gate terminal to the input di, with its source terminal to ground potential VSS and with its drain terminal to a first circuit node SCK1 of the latching latch. The second transistor T7 is connected with its drain terminal to ground potential VSS. With its source terminal, the transistor T7 is electrically connected to a first circuit node SCK1 and with its gate terminal to a second circuit node SCK2. Furthermore, a latching catch comprises a third transistor T8 and a fourth transistor T9, which in the exemplary embodiment are designed as p-channel transistors. The transistor T8 is electrically connected with its gate terminal to the complementary precharge line or control line for resetting the parity check circuit PPS, with its source terminal to supply voltage potential VDD and with its drain terminal to the first circuit node SCK1. The fourth transistor T9 is electrically connected with its gate terminal to the second circuit node SCK2, with its source terminal to the first circuit node SCK1 and with its drain terminal to supply voltage potential VDD.
[0057] DesWeiteren umfasst das Auffanglatch gemäß 5 einenersten Inverter I1, welcher mit seinem Eingang mit dem ersten Schaltungsknoten SCK1und mit seinem Ausgang mit überden zweiten Schaltungsknoten SCK2 mit dem Ausgang do des Auffanglatchelektrisch verbunden ist.Furthermore, the catching latch according to 5 a first inverter I1 which is electrically connected at its input to the first circuit node SCK1 and at its output via the second circuit node SCK2 to the output do of the latching latch.
[0058] Bezugnehmendauf die Darstellung in der 3 wird dieFunktionsweise des Auffanglatch AL1 beziehungsweise AL2 nachfolgenderläutert.Sobald ein Schreibvorgang auf die Speicherzellen SZ/PPS abgeschlossenist, wird das Signal auf der komplementären Steuerleitung prn auf denlogischen Pegel "HIGH" gelegt (der Detektorhat beispielsweise den Initialisierungszustand „00" eingenommen). Anschließend startetdie Bewertung des Paritätspfades. Nachder ersten vollständigenBerechnung der Paritätfür einDatenwort wird abhängigvom Dateninhalt genau eines der beiden Auffanglatches AL1 oder AL2 amAusgang auf den logischen Pegel "HIGH" gesetzt. Gültige Kombinationenan den Ausgängenpao und paon sind die logischen Zustände "01" beziehungsweise "10" (beispielhafte Detektorzustandsklassenim Normalbetrieb). Eine Fehlererkennung ist somit durch die logische "UND"-Verknüpfung des Ausgangspa und des komplementärenAusgangs paq der beiden Auffanglatches AL1 und AL2 möglich, dajeder kurzzeitige Wechsel eines Datenbits auch das zweite Paritätslatchbeziehungsweise Auffanglatch irreversibel auf den logischen Pegel "HIGH" setzt (DetektorzustandsklasseFehlerfall). Analog ist die vorab erläuterte Funktionsweise für das in 4 dargestellteAuffanglatch, wobei dort das Steuersignal pr auf den logischen Pegel „LOW" gelegt wird.Referring to the illustration in FIG 3 the operation of the catch latch AL1 or AL2 is explained below. As soon as a write operation to the memory cells SZ / PPS has been completed, the signal on the complementary control line prn is set to the "HIGH" logic level (the detector has, for example, reached the initialization state "00") first complete calculation of the pari For one data word, exactly one of the two latch latches AL1 or AL2 at the output is set to the logic level "HIGH" depending on the data content. Valid combinations at the outputs pao and paon are the logic states "01" and "10" (exemplary detector state classes in normal operation). An error detection is thus possible by the logical "AND" connection of the output pa and the complementary output paq of the two latch latches AL1 and AL2, since each momentary change of a data bit irreversibly sets the second parity latch or latch to the logic level "HIGH" ( Detector state class error case). Analogously, the previously explained mode of operation for the in 4 shown catch latches, where the control signal pr is set to the logic level "LOW".
[0059] In 6 istein zweites Ausführungsbeispiel einesAuffanglatch gezeigt. Im Unterschied zur Ausführung gemäß 5 sind indiesem Fall die Transistoren T8 und T9 als n-Kanal-Transistoren ausgeführt. DerGate-Anschluss des Transistors T8 ist mit der Steuerleitung pr,der Source-Anschluss mit dem ersten Schaltungsknoten SCK1 und derDrain-Anschluss mit Versorgungsspannungspotenzial VDD elektrischverbunden. Des Weiteren ist der Transistor T9 mit seinem Source-Anschlussmit Versorgungsspannungspotenzial VDD und mit seinem Drain-Anschluss mit demzweiten Schaltungsknoten SCK2 elektrisch verbunden. Der Gate-Anschlussdes Transistors T9 ist mit dem Ausgang eines zweiten Inverters I2elektrisch verbunden, wobei der Eingang des zweiten Inverters I2mit dem zweiten Schaltungsknoten SCK2 elektrisch verbunden ist.Die Ausführungin 6 zeigt im Vergleich zur Ausführung gemäß 5 eine pegelreduzierteVariante.In 6 a second embodiment of a catching latch is shown. In contrast to the execution according to 5 In this case, the transistors T8 and T9 are designed as n-channel transistors. The gate terminal of the transistor T8 is electrically connected to the control line pr, the source terminal to the first circuit node SCK1, and the drain terminal to the supply voltage potential VDD. Furthermore, the transistor T9 is electrically connected to its source terminal with supply voltage potential VDD and with its drain terminal to the second circuit node SCK2. The gate terminal of the transistor T9 is electrically connected to the output of a second inverter I2, wherein the input of the second inverter I2 is electrically connected to the second circuit node SCK2. The execution in 6 shows in comparison to the execution according to 5 a level-reduced variant.
[0060] Für höherperformanteAnwendungen kann die Paritätsprüfungsketteauch parallelisiert kaskadiert ausgeführt sein. Dies ist in den 7 und 8 beispielhaftgezeigt. Dort sind möglicheVerschaltungen derartiger Paritätsprüfungskettenbeispielhaft für 4Bit-Teildatenwortendargestellt.For higher-performance applications, the parity check chain can also be executed in parallel cascaded. This is in the 7 and 8th shown by way of example. There, possible interconnections of such parity check chains are shown by way of example for 4-bit partial data words.
[0061] Indem Ausführungsbeispielgemäß 7 sindvier Speicherzellenblöckemit den entsprechenden Paritätsprüfungs- Schaltungen mit AuffanglatchesSZB/PPSB1 bis SZB/PPSB4 gezeigt. Jeder dieser Speicherzellenblöcke SZB1/PPSB1bis SZB/PPSB4 kann beispielsweise gemäß dem Speicherzellenblock SZB/PPSBin 4 ausgebildet sein. In dieser in 7 dargestelltenAusführungsind der erste Detektorausgang pa und der Detektorausgang paq desersten Speicherzelleblocks SZB/PPSB1 mit einem ersten UND-GliedAG1 zur Durchführungeiner logischen "UND"-Verknüpfung derbeiden Signale elektrisch verbunden. Des Weiteren sind der ersteDetektorausgang pa und der Detektorausgang paq des zweiten Speicherzelleblocks SZB/PPSB2mit einem zweiten UND-Glied AG2 elektrisch verbunden. Die Ausgänge derbeiden UND-Glieder AG1 und AG2 sind mit einem ersten ODER-GliedOG1 elektrisch verbunden. An dieses ODER-Glied OG1 ist darüber hinausein Paritäts-Fehlersignal "parerrin" angelegt, welchesdas Ausgangssignal eines vorgeschalteten ODER-Gliedes sein kann.Dieses Paritäts-Fehlersignal istim ungenutzten Zustand konstant mit dem logischen Zustand „0" beschaltet, damitder Ausgang des ODER-Gliedesnicht beeinflusst wird. Das aus der ODER-Verknüpfung im ersten ODER-GliedOG1 resultierende Signal wird als Ausgangssignal an ein zweitesODER-Glied OG2 übertragen.Die ODER-Glieder OG1 und OG2 sind seriell geschaltet. Das zweiteODER-Glied OG2 ist analog zum ersten ODER-Glied OG1 aufgebaut undverknüpftneben dem Ausgangssignal des ersten ODER-Gliedes OG1 die logischen Ausgangssignaleeines dritten und eines vierten UND-Gliedes AG3 beziehungsweise AG4.Das UND-Glied AG3führt einelogische "UND"-Verknüpfung deran dem Detektorausgang pa und dem Detektorausgang paq des drittenSpeicherzelleblocks SZB/PPSB3 anliegenden Signale durch. Analogwerden in dem UND-Glied AG4 die entsprechenden Ausgangssignale desvierten Speicherzelleblocks SZB/PPSB4 verarbeitet.In the embodiment according to 7 four memory cell blocks are shown with the corresponding parity check circuits with trap latches SZB / PPSB1 to SZB / PPSB4. Each of these memory cell blocks SZB1 / PPSB1 to SZB / PPSB4 may be configured according to the memory cell block SZB / PPSB in FIG 4 be educated. In this in 7 The first detector output pa and the detector output paq of the first memory cell block SZB / PPSB1 are electrically connected to a first AND gate AG1 for performing a logical "AND" connection of the two signals. Furthermore, the first detector output pa and the detector output paq of the second memory cell block SZB / PPSB2 are electrically connected to a second AND gate AG2. The outputs of the two AND gates AG1 and AG2 are electrically connected to a first OR gate OG1. Moreover, a parity error signal "parerrin", which may be the output signal of an upstream OR gate, is applied to this OR gate OG1. In the unused state, this parity error signal is constantly connected to the logic state "0" so that the output of the OR gate is not influenced. The signal resulting from the OR operation in the first OR gate OG1 is output as an output signal to a second OR The OR gates OG1 and OG2 are connected in series, and the second OR gate OG2 is constructed analogously to the first OR gate OG1 and, in addition to the output signal of the first OR gate OG1, links the logic output signals of a third and a fourth gate AND gate AG3 performs a logical "AND" connection of the signals applied to the detector output pa and the detector output paq of the third memory cell block SZB / PPSB3. Analogously, in the AND gate AG4, the corresponding output signals of the fourth memory cell block SZB / PPSB4.
[0062] Einweiteres Ausführungsbeispieleiner parallel kaskadierten Ausführungist in 8 gezeigt, bei dem drei Speicherzellenblöcke SZB/PPSB1bis SZB/PPSB3 dargestellt sind. Die Speicherzellenblöcke SZB/PPSB1bis SZB/PPSB3 könnenjeweils ent sprechend dem Speicherzellenblock in 4 ausgeführt sein.In diesem Ausführungsbeispielin 8 werden die Ausgangssignale des Detektorausgangs paund des Detektorausgangs paq des ersten Speicherzelleblocks SZB/PPSB1in dem UND-Glied AG1' logisch "UND" verknüpft. DasAusgangssignal dieses UND-GliedesAG1' liegt an einemersten ODER-Glied OG1' an.Des Weiteren wird das Ausgangssignal des zweiten UND-Gliedes AG2' von dem ersten ODER-GliedOG1' verarbeitet.Das zweite UND-GliedAG2' verknüpft dieAusgangssignale des Detektorausgangs pa und des Detektorausgangs paqdes zweiten Speicherzelleblocks SZB/PPSB2 durch eine logische "UND"-Operation. In entsprechenderWeise werden in dem dritten UND-Glied AG3' die entsprechenden Ausgangssignaledes dritten Speicherzelleblocks SBZ/PPSB3 verarbeitet. Das Ausgangssignaldes dritten UND-Gliedes AG3' unddas Ausgangssignal des ersten ODER-Gliedes OG1' werden an das zweite ODER-Glied OG2' übertragen und dort in einerweiteren Stufe der Paritätsprüfungskettelogisch "ODER" verknüpft. Die ODER-GliederOG1 und OG2 sind auch hier seriell geschaltet. Am Ende einer derartigkaskadierten Paritätsprüfung wirddas Paritätsfehlersignaldurch das Ausgangssignal "parerrout" des letzten ODER-Gliedesin der Kette charakterisiert. Die Ausführungen von parallel kaskadiertgeschalteten Paritätsprüfungen gemäß 7 und 8 sindlediglich beispielhaft und könnenin vielfältigerWeise gestaltet sein.Another embodiment of a parallel cascaded embodiment is shown in FIG 8th in which three memory cell blocks SZB / PPSB1 to SZB / PPSB3 are shown. The memory cell blocks SZB / PPSB1 to SZB / PPSB3 can each corresponding to the memory cell block in 4 be executed. In this embodiment in 8th The output signals of the detector output pa and the detector output paq of the first memory cell block SZB / PPSB1 in the AND gate AG1 'are logically ANDed. The output signal of this AND gate AG1 'is applied to a first OR gate OG1'. Furthermore, the output signal of the second AND gate AG2 'is processed by the first OR gate OG1'. The second AND gate AG2 'combines the output signals of the detector output pa and the detector output paq of the second memory cell block SZB / PPSB2 by a logical "AND" operation. In a corresponding manner, the corresponding output signals of the third memory cell block SBZ / PPSB3 are processed in the third AND gate AG3 '. The output of the third AND gate AG3 'and the output of the first OR gate OG1' are transmitted to the second OR gate OG2 'and there logically "OR" linked in a further stage of the parity check chain. The OR gates OG1 and OG2 are also connected in series here. At the end of such a cascaded parity check, the parity error signal is characterized by the output signal "parerrout" of the last OR gate in the chain. The designs of parallel cascaded parity checks according to 7 and 8th are merely exemplary and can be designed in many ways.
[0063] Wiedie Ausführungsbeispielein den 7 und 8 zeigen, werden allgemein diebeiden Latch-Ausgangsbitpaare jeweils logisch durch ein UND-Gliedverknüpftund dann entweder parallel oder alternativ seriell mittels eineroder weiteren ODER-Verknüpfungenzu einem Fehlerbit auf Wortebene zusammengefasst. Dies ermöglicht diegezielte Korrektur beziehungsweise Neubeschreibung des korrumpiertenDatenwortes. In ähnlicherWeise lassen sich dann bei Bedarf auch die Fehlerbits einzelnerDatenworte fürein ganzes Speicherzellenfeld zusammenfassen, wodurch jedoch dieInformation über denFehlerort ungenauer wird.As the embodiments in the 7 and 8th show, in general, the two latch output bit pairs are each logically linked by an AND gate and then summarized either parallel or alternatively serially by means of one or more OR links to an error bit at the word level. This allows the targeted correction or rewriting of the corrupted data word. If necessary, the error bits of individual data words for an entire memory cell array can then be combined in a similar manner, whereby, however, the information about the error location becomes less accurate.
[0064] Dieerfindungsgemäße Paritätsprüfungs-Schaltungist derart aufgebaut, dass die kontinuierliche Paritätsprüfung ohneein vorheriges externes Berechnen und Speichern von zusätzlichenParitätsprüfungs-Bitserfolgen kann. Ohne eine Erhöhungder Nutzdatenwortbreite kann die Paritätsprüfung effektiv und sicher durchgeführt werden,da die Paritätsprüfungs-Schaltungermöglicht,dass bei einer Paritätsprüfung dieAnzahl der Paritätsprüfungsstufenpro Datenwort gleich der Anzahl der Bits des ursprünglich zuspeichernden Nutzdatenwortes ist. Die erfindungsgemäße Paritätsprüfungs-Schaltung erfordertfür einezuverlässigeund schnelle kontinuierliche Paritätsprüfung von Speicherzellen einerDatenspeichervorrichtung, insbesondere eines Speicherzellenfeldesmit einer Mehrzahl an Speicherzellen, lediglich vier Transistoren,die vom gleichen Leitungstyp ausgeführt sind und dadurch den Layout unddie Herstellung wesentlich vereinfachen und kostengünstigergestalten. Die Platzersparnis gegenüber einer aus dem Stand derTechnik bekannten Paritätsprüfungs-Schaltungist daher etwa 50 Prozent, wodurch eine erhebliche Einsparung anChip-Fläche ermöglicht werdenkann. Neben dieser verminderten Bauteilzahl erlaubt die optimierteVerschaltung der Bauteile in der Paritätsprüfungs-Schaltung selbst und mitden externen elektrischen Verbindungen eine wesentlich verbesserteKonzeption im Hinblick auf eine sichere Bewertung und Fehlererkennungder Speicherbits in den Speicherzellen. Besonders vorteilhaft erweistsich die Erfindung im Einsatz bei inhaltsadressierbaren Speicherzellen,welche insbesondere als Cache-Speicher verwendet werden oder beiKonfigurationsspeichern fürKoeffizienten von Filtermodulen.Theinventive parity check circuitis structured such that the continuous parity check withouta prior external calculation and storage of additionalParity check bitscan be done. Without an increasethe payload word width, the parity check can be performed effectively and safely,since the parity check circuitallowsthat in a parity check theNumber of parity check levelsper data word equal to the number of bits of the original toostoring useful data word is. The inventive parity check circuit requiresfor onereliableand fast continuous parity checking of memory cellsData storage device, in particular a memory cell arraywith a plurality of memory cells, only four transistors,which are executed by the same line type and thereby the layout andconsiderably simplify the production and cheapershape. The space savings compared to one from the state ofTechnique known parity check circuitis therefore about 50 percent, which causes a considerable savingChip area can be enabledcan. In addition to this reduced component count allows the optimizedInterconnection of the components in the parity check circuit itself and withthe external electrical connections significantly improvedConcept for a safe evaluation and error detectionthe memory bits in the memory cells. Particularly advantageous provesthe invention is in use in content-addressable memory cells,which are used in particular as a cache memory or atConfiguration memories forCoefficients of filter modules.
[0065] Einebesonders vorteilhafte Ausgestaltung der „Online"-Paritätsprüfung ergibtsich durch den Detektor, welcher allgemein die Änderung eines Informationszustandesdynamisch, insbesondere zweistufig, detektiert und die Berechnungder Paritätsprüfungsinformationenautomatisch durchführt,ohne dass diese Paritätsprüfungsinformationenvorab extern berechnet und gespeichert werden müssen. Dieser Detektor kannbe vorzugt so aufgebaut sein, dass er als Zustandsautomat drei Zustandsklassenaufweist, wobei die erste Zustandsklasse eine Initialisierung darstellt,eine zweite Zustandsklasse einen Normalbetrieb darstellt und einedritte Zustandsklasse durch einen Fehlerzustand charakterisiertist. Besonders die Irreversibilität des Detektors ist hierbeizu erwähnen.Dies bedeutet, dass bei einem Wechsel von einer Zustandsklasse ineine andere, bspw. von der Initialisierung in den Normalbetrieboder vom Normalbetrieb in den Fehlerfall, ohne ein externes Reset-Steuersignalkein Zurückwechselnin die vorhergehende Zustandsklasse möglich ist.Aparticularly advantageous embodiment of the "online" parity check resultsthrough the detector, which is generally the change of an informational statedynamic, in particular two-stage, detected and the calculationthe parity check informationautomatically performs,without that parity check informationmust be externally calculated and stored externally. This detector canbe preferably constructed so that it as a state machine three state classeswherein the first condition class represents an initialization,a second state class represents a normal operation and athird condition class characterized by a fault conditionis. Especially the irreversibility of the detector is hereto mention.This means that when changing from a condition class toanother, for example, from initialization to normal operationor from normal operation to failure, without an external reset control signalno switching backinto the previous condition class is possible.
[0066] Weiterhinzeigt sich in der Erfindung auch die dem Detektor, der insbesonderein Form von Auffanglatches ausgebildet ist, nachgeschaltet vorteilhaftausgeführteLogik, welche das Ausgangssignal des Detektors auf ein 1-Bitsignalreduziert.Farthershows in the invention, the detector, in particularis designed in the form of collecting latches, downstream advantageousexecutedLogic representing the output of the detector to a 1-bit signalreduced.

权利要求:
Claims (31)
[1]
Paritätsprüfungs-Schaltung,welche mit einer Speicherzelle (SZ) eines Speicherzellenfeldes elektrischverbunden ist und zum kontinuierlichen Prüfen der Parität der Speicherzelle(SZ) ausgelegt ist, dadurch gekennzeichnet, dass die Paritätsprüfungs-Schaltungderart ausgebildet ist, dass bei einer Paritätsprüfung die Anzahl N der Paritätsprüfungsstufenpro Datenwort gleich der Anzahl M der Bits des ursprünglich zuspeichernden Nutzdatenwortes ist.Parity-check circuit which is electrically connected to a memory cell (SZ) of a memory cell array and is designed to continuously check the parity of the memory cell (SZ), characterized in that the parity-check circuit is designed so that in a parity check the number N of Parity check levels per data word is equal to the number M of bits of the user data word to be stored originally.
[2]
Paritätsprüfungs-Schaltungnach Anspruch 1, dadurch gekennzeichnet, dass die Paritätsprüfungs-Schaltung(PPS) aus vier Transistoren (T1 bis T4) des gleichen Leitungstypsaufgebaut ist.Parity check circuitaccording to claim 1, characterized in that the parity check circuit(PPS) of four transistors (T1 to T4) of the same conductivity typeis constructed.
[3]
Paritätsprüfungs-Schaltungnach Anspruch 2, dadurch gekennzeichnet, dass die vier Transistoren (T1bis T4) jeweils mit ihren Gate-Anschlüssen mit dermit der Paritätsprüfungs-Schaltung(PPS) elektrisch verbundenen Speicherzelle (SZ) elektrisch verbundensind.Parity check circuitaccording to claim 2, characterized in that the four transistors (T1to T4) each with their gate terminals with thewith the parity check circuit(PPS) electrically connected memory cell (SZ) electrically connectedare.
[4]
Paritätsprüfungs-Schaltungnach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die vier Transistoren(T1 bis T4) kreuzgekoppelt geschaltet sind.Parity check circuitaccording to claim 2 or 3, characterized in that the four transistors(T1 to T4) are cross-coupled.
[5]
Paritätsprüfungs-Schaltungnach einem der Ansprüche2 bis 4, dadurch gekennzeichnet, dass ein erster (T1) und ein zweiterTransistor (T2) der Paritätsprüfungs-Schaltung(PPS) mit ihren Gate-Anschlüssenmit einem ersten Speicherknoten (SK1) der Speicherzelle (SZ) undein dritter (T3) und ein vierter Transistor (T4) mit ihren Gate-Anschlüssen miteinem zweiten Speicherknoten (SK2) der zugeordneten Speicherzelle(SZ) elektrisch verbunden sind.Parity check circuit according to one of claims 2 to 4, characterized in that a first (T1) and a second transistor (T2) of the parity check circuit (PPS) with their gate terminals with a first storage node (SK1) of the memory cell (SZ ) and a third (T3) and a fourth transistor (T4) having their gate terminals electrically connected to a second storage node (SK2) of the associated memory cell (SZ) are.
[6]
Paritätsprüfungs-Schaltungnach einem der Ansprüche2 bis 5, dadurch gekennzeichnet, dass – ein erster Transistor (T1)mit seinem Strompfad zwischen einen ersten Paritätseingang (pai) und einen zweitenParitätsausgang(paon) geschaltet ist, und – ein zweiter Transistor (T2)mit seinem Strompfad zwischen einen zweiten Paritätseingang(pain) und einen ersten Paritätsausgang(pao) geschaltet ist.Parity check circuitaccording to one of the claims2 to 5,characterized in thatA first transistor (T1)with its current path between a first parity input (pai) and a second oneparity output(paon) is switched, andA second transistor (T2)with its current path between a second parity input(pain) and a first parity exit(pao) is switched.
[7]
Paritätsprüfungs-Schaltungnach einem der Ansprüche2 bis 6, dadurch gekennzeichnet, dass – ein dritter Transistor (T3)mit seinem Strompfad zwischen einen zweiten Paritätseingang(pain) und einen zweiten Paritätsausgang(paon) geschaltet ist, und – ein vierter Transistor (T4)mit seinem Strompfad zwischen einen ersten Paritätseingang (pai) und einen erstenParitätsausgang(pao) geschaltet ist.Parity check circuitaccording to one of the claims2 to 6,characterized in thatA third transistor (T3)with its current path between a second parity input(pain) and a second parity output(paon) is switched, andA fourth transistor (T4)with its current path between a first parity input (pai) and a first oneparity output(pao) is switched.
[8]
Paritätsprüfungs-Schaltungnach einem der Ansprüche2 bis 7, dadurch gekennzeichnet, dass – der Source-Anschluss desersten Transistors (T1) mit dem Source-Anschluss des vierten Transistors (T4)und der Source-Anschluss des zweiten Transistors (T2) mit dem Source-Anschluss des drittenTransistors (T3) elektrisch verbunden ist, und – der Drain-Anschlussdes zweiten Transistors (T2) mit dem Drain-Anschluss des viertenTransistors (T4) und der Drain-Anschlussdes ersten Transistors (T1) mit dem Drain-Anschluss des dritten Transistors (T3) elektrischverbunden ist.Parity check circuitaccording to one of the claims2 to 7,characterized in that- the source port of thefirst transistor (T1) to the source terminal of the fourth transistor (T4)and the source terminal of the second transistor (T2) to the source terminal of the thirdTransistor (T3) is electrically connected, and- the drain connectionof the second transistor (T2) with the drain terminal of the fourthTransistor (T4) and the drain terminalof the first transistor (T1) to the drain terminal of the third transistor (T3) electricallyconnected is.
[9]
Paritätsprüfungs-Schaltungnach einem der vorhergehenden Ansprüche, gekennzeichnet durch einenDetektor, welcher die Änderungeines Informationszustandes einer Speicherzelle detektiert, insbesonderezweistufig dynamisch detektiert.Parity check circuitaccording to one of the preceding claims, characterized by aDetector showing the changean information state of a memory cell detected, in particulartwo-stage dynamically detected.
[10]
Paritätsprüfungs-Schaltungnach Anspruch 9, dadurch gekennzeichnet, dass der Detektorein Zustandsautomat ist, welcher – eine erste Zustandsklasseaufweist, welche den Initialisierungszustand charakterisiert, – eine zweiteZustandsklasse aufweist, welche den Normalbetrieb charakterisiert,und – einedritte Zustandsklasse aufweist, welche einen Fehlerfall charakterisiert.Parity check circuitaccording to claim 9,characterized in thatthe detectora state machine is which one- a first condition classwhich characterizes the initialization state,- a secondHaving a condition class characterizing normal operation,and- onethird state class, which characterizes an error case.
[11]
Paritätsprüfungs-Schaltungnach Anspruch 10, dadurch gekennzeichnet, dass der Detektor derartausgebildet ist, dass ein Wechsel einer Zustandsklasse irreversibelist.Parity check circuitaccording to claim 10, characterized in that the detector is suchis formed that a change of a condition class irreversibleis.
[12]
Paritätsprüfungs-Schaltungnach einem der Ansprüche9 bis 11, dadurch gekennzeichnet, dass der Detektor zumindest zweiAuffanglatches (AL1, AL2) umfasst.Parity check circuitaccording to one of the claims9 to 11, characterized in that the detector at least twoCollecting latches (AL1, AL2).
[13]
Paritätsprüfungs-Schaltungnach Anspruch 12, dadurch gekennzeichnet, dass die Auffanglatches(AL1, AL2) jeweils vier Transistoren (T6 bis T9) und zumindest einenInverter (I1) umfassen, wobei zumindest ein erster Transistor (T6)und ein zweiter Transistor (T7) von einem ersten Leitungstyp sind.Parity check circuitaccording to claim 12, characterized in that the collecting latches(AL1, AL2) each have four transistors (T6 to T9) and at least oneInverters (I1), wherein at least one first transistor (T6)and a second transistor (T7) of a first conductivity type.
[14]
Paritätsprüfungs-Schaltungnach Anspruch 13, dadurch gekennzeichnet, dass – der ersteTransistor (T6) eines Auffanglatches (AL1, AL2) mit seinem Gate-Anschlussmit dem Eingang (di), mit seinem Source-Anschluss mit Massepotenzial(VSS) und mit seinem Drain-Anschluss mit einem ersten Schaltungsknoten(SCK1) elektrisch verbunden ist, und – der zweite Transistor (T7)des Auffanglatches (AL1, AL2) mit seinem Source-Anschluss mit demersten Schaltungsknoten (SCK1), mit seinem Gate-Anschluss mit einemzweiten Schaltungsknoten (SCK2) und mit seinem Drain-Anschluss mitMassepotenzial (VSS) elektrisch verbunden ist.Parity check circuitaccording to claim 13,characterized in that- the firstTransistor (T6) of a latching latches (AL1, AL2) with its gate terminalto the input (di), with its source connection to ground potential(VSS) and with its drain connection to a first circuit node(SCK1) is electrically connected, andThe second transistor (T7)of the collecting latches (AL1, AL2) with its source connection with thefirst circuit node (SCK1), with its gate terminal connected to onesecond circuit node (SCK2) and with its drain terminal withGround potential (VSS) is electrically connected.
[15]
Paritätsprüfungs-Schaltungnach Anspruch 13 oder 14, dadurch gekennzeichnet, dass der erste Inverter(I1) mit einem Eingang mit einem ersten Schaltungsknoten (SCK1)des Auffanglatches, und mit einem Ausgang über einen zweiten Schaltungsknoten(SCK2) mit dem Ausgang des Auffanglatches (AL1, AL2) elektrischverbunden ist.Parity check circuitaccording to claim 13 or 14, characterized in that the first inverter(I1) having an input with a first circuit node (SCK1)of the latch, and having an output through a second circuit node(SCK2) with the output of the collecting latches (AL1, AL2) electricallyconnected is.
[16]
Paritätsprüfungs-Schaltungnach einem der Ansprüche13 bis 15, dadurch gekennzeichnet, dass – der dritte (T8) und der vierteTransistor (T9) eines Auffanglatches (AL1, AL2) vom entgegengesetzten Leitungstypwie der erste (T6) und der zweite Transistor (T7) sind, und – der dritteTransistor (T8) mit seinem Gate-Anschluss mit der komplementären Steuerleitung(prn) zum Rücksetzender Paritätsprüfungs-Schaltung (PPS),mit seinem Source-Anschlussmit Versorgungsspannungspotenzial (VDD) und mit seinem Drain-Anschlussmit einem ersten Schaltungsknoten (SCK1) elektrisch verbunden ist,und – dervierte Transistor (T9) mit seinem Gate-Anschluss mit einem zweitenSchaltungsknoten (SCK2), mit seinem Source-Anschluss mit einem ersten Schaltungsknoten(SCK1) und mit seinem Drain-Anschluss mit Versorgungsspannungspotenzial(VDD) elektrisch verbunden ist.Parity check circuitaccording to one of the claims13 to 15, characterized in that- the third (T8) and the fourthTransistor (T9) of a catch latches (AL1, AL2) of the opposite conductivity typehow the first (T6) and the second transistor (T7) are, and- the thirdTransistor (T8) with its gate terminal to the complementary control line(prn) to resetthe parity check circuit (PPS),with its source connectionwith supply voltage potential (VDD) and with its drain connectionis electrically connected to a first circuit node (SCK1),and- of thefourth transistor (T9) with its gate terminal with a secondCircuit node (SCK2), with its source terminal to a first circuit node(SCK1) and with its drain terminal with supply voltage potential(VDD) is electrically connected.
[17]
Paritätsprüfungs-Schaltungnach einem der Ansprüche13 bis 16, dadurch gekennzeichnet, dass – der dritte(T8) und der vierte Transistor (T9) eines Auffanglatches (AL1, AL2)vom gleichen Leitungstyp wie der erste (T6) und der zweite Transistor(T7) sind, und – derdritte Transistor (T8) mit seinem Gate-Anschluss mit der Steuerleitung(pr) zum Rücksetzen derParitätsprüfungs-Schaltung (PPS),mit seinem Source-Anschluss mit einem ersten Schaltungsknoten (SCK1)und mit seinem Drain-Anschluss mit Versorgungsspannungspotenzial(VDD) elektrisch verbunden ist, – der vierte Transistor (T9)mit seinem Gate-Anschluss mit einem Ausgang eines zweiten Inverters (I2),mit seinem Source-Anschluss mit Versorgungsspannungspotenzial (VDD)und mit seinem Drain-Anschluss mit einem ersten Schaltungsknoten(SCK1) elektrisch verbunden ist, und – der zweiten Inverter (I2)mit seinem Eingang mit dem zweiten Schaltungsknoten (SCK2) elektrisch verbundenist.Parity check circuit according to one of claims 13 to 16, characterized in that - the third (T8) and the fourth transistor (T9) of a collecting latch (AL1, AL2) of the same conductivity type as the first (T6) and the second transistor (T7) are, and - the third transistor (T8) with its gate terminal to the control line (pr) for resetting the parity check circuit (PPS), with its source terminal with a first circuit node (SCK1) and its drain terminal with supply voltage potential (VDD) is electrically connected, - the fourth transistor (T9) with its gate terminal to an output of a second inverter (I2), with its source terminal with supply voltage potential (VDD) and with its drain terminal to a first circuit node (SCK1) is electrically connected, and - the second inverter (I2) with its input to the second circuit node (SCK2) is electrically connected.
[18]
Paritätsprüfungs-Schaltungnach einem der Ansprüche12 bis 17, dadurch gekennzeichnet, dass die Ausgänge des Detektors mit einerLogikschaltung verschaltet sind, wobei die Logikschaltung derart ausgebildetist, dass die Ausgangsignale des Detektors auf ein 1-Bitsignal reduziertwerden.Parity check circuitaccording to one of the claims12 to 17, characterized in that the outputs of the detector with aLogic circuit are connected, wherein the logic circuit is formedis that the detector output signals are reduced to a 1-bit signalbecome.
[19]
Paritätsprüfungs-Schaltungnach Anspruch 18, dadurch gekennzeichnet, dass die Ausgänge des Detektors,insbesondere der Auffanglatches (AL1, AL2), mit einem ersten UND-Gliedzum Auswerten der Ausgangssignale elektrisch verbunden sind.Parity check circuitaccording to claim 18, characterized in that the outputs of the detector,in particular the collecting latches (AL1, AL2), having a first AND gatefor the evaluation of the output signals are electrically connected.
[20]
Datenspeichervorrichtung welche eine Paritätsprüfungs-Schaltung nach einemoder mehreren der vorhergehenden Ansprüche 1 bis 19 umfasst.Data storage device which provides a parity check circuit after aor more of the preceding claims 1 to 19.
[21]
Datenspeichervorrichtung nach Anspruch 20, gekennzeichnetdurch ein Speicherzellenfeld mit einer Mehrzahl an Speicherzellen,insbesondere CMOS-SRAM-Speicherzellen, insbesondere inhaltsadressierbareSpeicherzellen, welche eine Mehrzahl an Paritätsprüfungs-Schaltungen (PPS) nacheinem oder mehreren der vorhergehenden Ansprüche aufweist, wobei jede Speicherzelle(SZ) mit einer Paritätsprüfungs-Schaltung(PPS) elektrisch verbunden ist.Data storage device according to claim 20, characterizedby a memory cell array having a plurality of memory cells,in particular CMOS SRAM memory cells, in particular content-addressableMemory cells containing a plurality of parity check circuits (PPS)one or more of the preceding claims, wherein each memory cell(SZ) with a parity check circuit(PPS) is electrically connected.
[22]
Datenspeichervorrichtung nach Anspruch 21 oder 22, dadurchgekennzeichnet, dass – einzweiter Paritätseingang(pain) einer ersten Paritätsprüfungs-Schaltung(PPS) mit einem zweiten Paritätsausgang(paon) der vorgeschalteten Paritätsprüfungs-Schaltung(PPS) elektrisch verbunden ist, und – ein erster Paritätseingang(pai) der ersten Paritätsprüfungs-Schaltung(PPS) mit einem ersten Paritätsausgang(pao) der vorgeschalteten Paritätsprüfungs-Schaltung(PPS) elektrisch verbunden ist.Data storage device according to claim 21 or 22,therebymarked that- onesecond parity input(pain) a first parity check circuit(PPS) with a second parity output(paon) of the upstream parity check circuit(PPS) is electrically connected, and- a first parity input(pai) of the first parity check circuit(PPS) with a first parity output(pao) the upstream parity check circuit(PPS) is electrically connected.
[23]
Datenspeichervorrichtung nach einem der Ansprüche 21 oder22, dadurch gekennzeichnet, dass der erste Paritätsausgang (pao) und der zweite Paritätsausgang(paon) einer Paritätsprüfungs-Schaltung(PPS) jeweils mit einem Vorlade-Transistor (VT1, VT2) elektrischverbunden sind.Data storage device according to one of claims 21 or22, characterized in that the first parity output (pao) and the second parity output(paon) a parity check circuit(PPS) each with a precharge transistor (VT1, VT2) electricallyare connected.
[24]
Datenspeichervorrichtung nach Anspruch 23, dadurchgekennzeichnet, dass die Vorlade-Transistoren (VT1, VT2) von einemLeitungstyp sind, der dem Leitungstyp der Transistoren (T1 bis T4)der Paritätsprüfungs-Schaltung(PPS) entgegengesetzt ist oder von dem gleichen Leitungstyp wiedie Transistoren (T1 bis T4) der Paritätsprüfungs-Schaltung (PPS) sind.Data storage device according to claim 23, characterizedcharacterized in that the pre-charging transistors (VT1, VT2) of aConductivity type are those of the conductivity type of the transistors (T1 to T4)the parity check circuit(PPS) is opposite or of the same conductivity type asthe transistors (T1 to T4) of the parity check circuit (PPS) are.
[25]
Datenspeichervorrichtung nach einem der Ansprüche 21 bis24, dadurch gekennzeichnet, dass – die Speicherzellen matrixförmig angeordnetsind und die erste Speicherzelle einer Reihe und/oder einer Spaltemit einem zweiten Eingang, insbesondere dem zweiten Paritätseingang(pain), mit einem Versorgungsspannungspotenzial (VDD) elektrischverbunden ist, und – miteinem ersten Eingang, insbesondere dem ersten Paritätseingang(pai) übereinen Transistor (T5), insbesondere einen n-Kanal-Transistor, mitMassepotenzial (VSS) elektrisch verbunden ist.Data storage device according to one of claims 21 to24characterized in that- The memory cells arranged in a matrixare and the first memory cell of a row and / or a columnwith a second input, in particular the second parity input(pain), with a supply voltage potential (VDD) electricalis connected, and- Witha first input, in particular the first parity input(pai) abouta transistor (T5), in particular an n-channel transistor, withGround potential (VSS) is electrically connected.
[26]
Datenspeichervorrichtung nach Anspruch 25, dadurchgekennzeichnet, dass der Transistor (T5) mit seinem Gate-Anschlussan der Steuerleitung zum Rücksetzender Paritätsprüfungs-Schaltung(PPS) anliegt.Data storage device according to claim 25, characterizedcharacterized in that the transistor (T5) with its gate terminalon the control line for resettingthe parity check circuit(PPS) is present.
[27]
Datenspeichervorrichtung nach einem der Ansprüche 21 bis26, dadurch gekennzeichnet, dass – die Speicherzellen matrixförmig angeordnetsind und die letzte Speicherzelle einer Reihe und/oder einer Spaltemit einem ersten Ausgang, insbesondere dem zweiten Paritätsausgang(paon), mit einem ersten Eingang (di) eines ersten Auffanglatch(AL1) elektrisch verbunden ist, und – mit einem zweiten Ausgang,insbesondere dem ersten Paritätsausgang(pao), mit einem ersten Eingang (di) eines zweiten Auffanglatch(AL2) elektrisch verbunden ist.Data storage device according to one of claims 21 to26characterized in that- The memory cells arranged in a matrixare and the last memory cell of a row and / or a columnwith a first output, in particular the second parity output(paon), with a first input (di) of a first catchlatch(AL1) is electrically connected, andWith a second exit,especially the first parity output(pao), with a first entrance (di) of a second catch lattice(AL2) is electrically connected.
[28]
Datenspeichervorrichtung nach Anspruch 21, gekennzeichnetdurch Speicherzellenblöcke (SZB/PPSB;SZB/PPSB1 bis SZB/PPSB4), welche jeweils zumindest zwei Speicherzellenmit den zugeordneten Paritätsprüfungs-Schaltungen(SZ/PPS; SZ/PPS1 bis SZZ/PPS4) umfassen, und die Speicherzellenblöcke kaskadiertverschaltet sind.Data storage device according to claim 21, characterizedby memory cell blocks (SZB / PPSB;SZB / PPSB1 to SZB / PPSB4), which each have at least two memory cellswith the associated parity check circuits(SZ / PPS; SZ / PPS1 to SZZ / PPS4), and the memory cell blocks are cascadedare interconnected.
[29]
Datenspeichervorrichtung nach Anspruch 28, dadurchgekennzeichnet, dass die Ausgängeeines Detektors eines Speicherzellenblocks (SZB/PPSB; SZB/PPSB1bis SZB/PPSB4) mit einer Logikschaltung, insbesondere einer mehrstufigenLogikschaltung, elektrisch verschaltet sind, wobei die Detektorausgänge (paon,pao) durch die Logikschaltung insbesondere hierarchisch zusammenfassbarsind.Data storage device according to claim 28, characterized in that the outputs of a Detector of a memory cell block (SZB / PPSB; SZB / PPSB1 to SZB / PPSB4) with a logic circuit, in particular a multi-stage logic circuit, are electrically interconnected, the detector outputs (paon, pao) are particularly hierarchically summarized by the logic circuit.
[30]
Datenspeichervorrichtung nach Anspruch 29, dadurchgekennzeichnet, dass ein erster Detektorausgang (pa) und ein zweiterDetektorausgang (paq) eines Speicherzellenblocks (SZB/PPSB; SZB/PPSB1bis SZB/PPSB4) mit einem UND-Glied (AG1, AG2; AG3, AG4) elektrischverbunden sind.Data storage device according to claim 29, characterizedcharacterized in that a first detector output (pa) and a secondDetector output (paq) of a memory cell block (SZB / PPSB; SZB / PPSB1to SZB / PPSB4) with an AND gate (AG1, AG2, AG3, AG4) electricallyare connected.
[31]
Datenspeichervorrichtung nach Anspruch 29, dadurchgekennzeichnet, dass – dieAusgängevon zwei benachbarten UND-Gliedern (AG1, AG2; AG3, AG4) mit demEingang eines ODER-Gliedes (OG1; OG2) elektrisch verbunden sind,und – derAusgang des ODER-Gliedes (OG1) mit dem Eingang eines zweiten ODER-Gliedes(OG2) elektrisch verbunden ist.Data storage device according to claim 29,therebymarked that- theoutputsof two adjacent AND gates (AG1, AG2, AG3, AG4) with theInput of an OR gate (OG1; OG2) are electrically connected,and- of theOutput of the OR gate (OG1) with the input of a second OR gate(OG2) is electrically connected.

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